IdentifiantMot de passe
Loading...
Mot de passe oublié ?Je m'inscris ! (gratuit)
Voir le flux RSS

Messages des blogs récents

  1. [FPGA] Créer un circuit logique pour gérer les rebonds d’un interrupteur

    par , Aujourd'hui à 08h00
    Les interrupteurs mécaniques en général (boutons-poussoirs, interrupteurs à bascule, à glissière, à levier, etc.) ont une fâcheuse habitude : ils sont sujets aux rebonds à la fermeture ou à l’ouverture du circuit. Ces rebonds sont parfois néfastes pour le fonctionnement de votre application, et il faut trouver des systèmes matériels ou logiciels pour les éviter.
    Je présente ici la configuration d’un circuit logique d’une solution antirebonds sur une carte de développement FPGA, au travers ...
    Tags: fpga, verilog
    Catégories
    FPGA , Programmation
  2. 2 ème mise à jour de l'Emmabuntüs DE4 axée sur le réemploi pour tous avec Ventoy

    par , Hier à 19h34
    Pendant cette période estivale, le collectif Emmabuntüs vient d’annoncer la sortie de sa deuxième mise à jour de l’Emmabuntüs Debian Édition 4 1.02, basée sur la Debian 11.4 Bullseye stable, disponible en version 32 ou 64 bits et supportant les deux environnements Xfce et LXQt.

    Rappelons que cette distribution est née au sein d’Emmaüs, pour faciliter le reconditionnement des ordinateurs donnés aux associations, notamment humanitaires, mais aussi pour favoriser la découverte de GNU/Linux ...
  3. [FPGA] Créer un circuit logique pour faire un compteur

    par , 08/08/2022 à 08h00
    Notre compteur N bits en free running se contente d’incrémenter une valeur (interne) à chaque front montant du signal d’horloge CLK. Codée sur N bits, la valeur count du compteur peut évoluer entre 0 et 2N-1, puis reprend à zéro après débordement. Le comptage est bloqué si le signal ENA (Enable) est à l’état bas. Sur une impulsion du signal SCLR (Synchronous Clear), la valeur du compteur est forcée à zéro. Une impulsion est délivrée sur la sortie TC (Terminal Count) lorsque la valeur maximale 2N ...
    Tags: fpga, verilog
    Catégories
    FPGA , Programmation
  4. [Tutoriel] FMX : Créer un composant observable (épisode 2)

    par , 06/08/2022 à 10h35 (Blog de Serge Girard (aka SergioMaster))
    Enfin terminé


    Lors du tutoriel précédent (LiveBindings de A à … Écrire un composant observable), je m’étais arrêté à une liaison unidirectionnelle ou, du moins, était-ce mon objectif.
    Cette fois, je reprends l’ouvrage avec un objectif plus simple : une simple diode qui sera déclinée par la suite, mais surtout uniquement pour la plateforme FMX.

    Nom : diode_test_1a.PNG
Affichages : 226
Taille : 70,5 Ko

    Dans le ...
  5. [FPGA] Créer un circuit logique pour détecter les fronts d’un signal

    par , 05/08/2022 à 20h24
    Dans un signal logique, un front est le passage d’un état logique à un autre état logique.
    On distingue :
    • le front montant, qui est le passage de l’état bas du signal à l’état haut ;
    • le front descendant, qui est le passage de l’état haut du signal à l’état bas.


    Nom : fronts.png
Affichages : 267
Taille : 8,2 Ko
    Fronts montants (flèches rouges), fronts descendants (flèches bleues)

    Ces fronts sont très utilisés en logique séquentielle. Si on prend le cas particulier ...

    Mis à jour 08/08/2022 à 15h35 par f-leb

    Tags: fpga, verilog
    Catégories
    FPGA , Programmation
Page 1 sur 441 123451151101 ... DernièreDernière