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Notre compteur N bits en free running se contente d’incrémenter une valeur (interne) à chaque front montant du signal d’horloge CLK. Codée sur N bits, la valeur count du compteur peut évoluer entre 0 et 2^N-1, puis reprend à zéro après débordement. Le comptage est bloqué si le signal ENA (Enable) est à l’état bas. Sur une impulsion du signal SCLR (Synchronous Clear), la valeur du compteur est forcée à zéro. Une impulsion est délivrée sur la sortie TC (Terminal Count) lorsque la valeur maximale 2^N ...

Dans un signal logique, un front est le passage d’un état logique à un autre état logique.
On distingue :

• le front montant, qui est le passage de l’état bas du signal à l’état haut ;
• le front descendant, qui est le passage de l’état haut du signal à l’état bas.

Fronts montants (flèches rouges), fronts descendants (flèches bleues)

Ces fronts sont très utilisés en logique séquentielle. Si on prend le cas particulier ...

Dans un article précédent (Découvrir le langage Lucid avec une carte de développement FPGA d’Alchitry), je vous présentais déjà cette plateforme Alchitry pour débuter sur FPGA. Je ressors donc pour l’occasion ma carte Alchitry Au sur laquelle est enfichée cette fois une carte d’extension (ou shield) Alchitry Io.
Dans ce billet, je propose une démonstration en mettant en œuvre un afficheur multiplexé 7-segments à quatre digits (anode commune) en langage Verilog.

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