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Messages des blogs récents

  1. [FPGA] Créer un circuit logique pour décoder les signaux en quadrature d’un encodeur rotatif

    par , Aujourd'hui à 08h00
    Les encodeurs rotatifs sont des dispositifs électromécaniques qui convertissent la position angulaire d'un axe en signaux électriques. Les encodeurs optiques qui fonctionnent en quadrature proposent deux sorties A et B en décalage de phase (90°). Le nombre d’impulsions par tour de l’axe étant une caractéristique spécifique de l’encodeur, compter les impulsions donne une image du décalage angulaire (et le nombre d’impulsions par seconde donne une image de la vitesse de rotation). L’avance ou le retard ...
    Tags: fpga, verilog
    Catégories
    FPGA , Programmation
  2. [FPGA] Créer un circuit logique pour gérer les rebonds d’un interrupteur

    par , 11/08/2022 à 08h00
    Les interrupteurs mécaniques en général (boutons-poussoirs, interrupteurs à bascule, à glissière, à levier, etc.) ont une fâcheuse habitude : ils sont sujets aux rebonds à la fermeture ou à l’ouverture du circuit. Ces rebonds sont parfois néfastes pour le fonctionnement de votre application, et il faut trouver des systèmes matériels ou logiciels pour les éviter.
    Je présente ici la configuration d’un circuit logique d’une solution antirebonds sur une carte de développement FPGA, au travers ...
    Tags: fpga, verilog
    Catégories
    FPGA , Programmation
  3. [FPGA] Créer un circuit logique pour faire un compteur

    par , 08/08/2022 à 08h00
    Notre compteur N bits en free running se contente d’incrémenter une valeur (interne) à chaque front montant du signal d’horloge CLK. Codée sur N bits, la valeur count du compteur peut évoluer entre 0 et 2N-1, puis reprend à zéro après débordement. Le comptage est bloqué si le signal ENA (Enable) est à l’état bas. Sur une impulsion du signal SCLR (Synchronous Clear), la valeur du compteur est forcée à zéro. Une impulsion est délivrée sur la sortie TC (Terminal Count) lorsque la valeur maximale 2N ...
    Tags: fpga, verilog
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    FPGA , Programmation
  4. [FPGA] Créer un circuit logique pour détecter les fronts d’un signal

    par , 05/08/2022 à 20h24
    Dans un signal logique, un front est le passage d’un état logique à un autre état logique.
    On distingue :
    • le front montant, qui est le passage de l’état bas du signal à l’état haut ;
    • le front descendant, qui est le passage de l’état haut du signal à l’état bas.


    Nom : fronts.png
Affichages : 296
Taille : 8,2 Ko
    Fronts montants (flèches rouges), fronts descendants (flèches bleues)

    Ces fronts sont très utilisés en logique séquentielle. Si on prend le cas particulier ...

    Mis à jour 08/08/2022 à 15h35 par f-leb

    Tags: fpga, verilog
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    FPGA , Programmation
  5. [Actualité] [FPGA] [Verilog] Description d'un afficheur 7-segments en langage Verilog

    par , 08/03/2021 à 08h00
    Dans un article précédent (Découvrir le langage Lucid avec une carte de développement FPGA d’Alchitry), je vous présentais déjà cette plateforme Alchitry pour débuter sur FPGA. Je ressors donc pour l’occasion ma carte Alchitry Au sur laquelle est enfichée cette fois une carte d’extension (ou shield) Alchitry Io.
    Dans ce billet, je propose une démonstration en mettant en œuvre un afficheur multiplexé 7-segments à quatre digits (anode commune) en langage Verilog.

    ...

    Mis à jour 07/08/2022 à 12h24 par f-leb

    Tags: fpga, verilog
    Catégories
    FPGA , Programmation