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Messages des blogs récents

  1. [Actualité] [FPGA] [Verilog/SystemVerilog] Que fait ce code ?

    par , 02/10/2023 à 09h00 (Le blog de f-leb)
    En Verilog/SystemVerilog, on peut trouver ce genre de code :
    Code SystemVerilog : Sélectionner tout - Visualiser dans une fenêtre à part
    1
    2
    a <= b;
    b <= a;
    Mais que fait ce code ? Il renvoie Vrai si a est inférieur ou égal à b... Non, ce n'est pas ça. Le signe <= est surement un opérateur d'affectation : je mets b dans a... puis a dans b ? C'est pour échanger les valeurs de a et b (swap? Mais ça ne peut pas fonctionner, car « normalement » pour faire l'échange, il faut passer par une variable temporaire :
    Code C : Sélectionner tout - Visualiser dans une fenêtre à part
    temp = a;  a = b;  b = temp;
    ...

    Mis à jour 15/10/2023 à 22h32 par f-leb

    Tags: fpga
    Catégories
    FPGA
  2. [Actualité] [FPGA] Créer un circuit logique pour piloter un anneau de LED adressables WS2812B

    par , 03/08/2023 à 00h31 (Le blog de f-leb)
    Les Arduinautes connaissent bien ce genre de LED programmables que l'on retrouve souvent sous la forme de rubans souples de longueur 1m, 3m, ... 10m et plus, et que l'on utilise pour créer des effets lumineux personnalisés. Voir les bibliothèques FastLED ou NeoPixel par Adafruit.

    Pour la démonstration, j'utiliserai un anneau de 12 LED WS2812B (quelques euros l'anneau en cherchant bien), mais que je connecterai à une carte FPGA Altera DE0-Nano.

    Nom : 20230802_130816.jpg
Affichages : 2579
Taille : 154,0 Ko
    ...

    Mis à jour 01/12/2023 à 23h14 par f-leb

    Tags: fpga, verilog
    Catégories
    FPGA
  3. [FPGA] Créer un circuit logique pour détecter une séquence

    par , 19/08/2022 à 09h00 (Le blog de f-leb)
    Dans un flux de données binaire tel que 1 0 0 1 1 0 ... , détecter une séquence particulière est un exercice de logique séquentielle que l’on peut résoudre grâce à une approche par machine à états finis (Finite State Machine FSM).

    Par exemple, la machine à états finis du graphe ci-dessous permet de détecter la séquence 1 1 0 1 :

    Nom : sequence1101.png
Affichages : 2002
Taille : 50,4 Ko

    S0, S1, S1 et S3 sont les états de la machine, et les étiquettes au niveau des arcs orientés ...

    Mis à jour 23/08/2022 à 19h34 par f-leb

    Tags: fpga, verilog
    Catégories
    FPGA , Programmation
  4. [FPGA] Créer un circuit logique pour décoder les signaux en quadrature d’un encodeur rotatif

    par , 15/08/2022 à 09h00 (Le blog de f-leb)
    Les encodeurs rotatifs sont des dispositifs électromécaniques qui convertissent la position angulaire d'un axe en signaux électriques. Les encodeurs optiques qui fonctionnent en quadrature proposent deux sorties A et B en décalage de phase (90°). Le nombre d’impulsions par tour de l’axe étant une caractéristique spécifique de l’encodeur, compter les impulsions donne une image du décalage angulaire (et le nombre d’impulsions par seconde donne une image de la vitesse de rotation). L’avance ou le retard ...
    Tags: fpga, verilog
    Catégories
    FPGA , Programmation
  5. [FPGA] Créer un circuit logique pour gérer les rebonds d’un interrupteur

    par , 11/08/2022 à 09h00 (Le blog de f-leb)
    Les interrupteurs mécaniques en général (boutons-poussoirs, interrupteurs à bascule, à glissière, à levier, etc.) ont une fâcheuse habitude : ils sont sujets aux rebonds à la fermeture ou à l’ouverture du circuit. Ces rebonds sont parfois néfastes pour le fonctionnement de votre application, et il faut trouver des systèmes matériels ou logiciels pour les éviter.
    Je présente ici la configuration d’un circuit logique d’une solution antirebonds sur une carte de développement FPGA, au travers ...
    Tags: fpga, verilog
    Catégories
    FPGA , Programmation
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