1. #1
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    Par défaut 3 nm, 5 nm et 7 nm : tour d’horizon des différents procédés de gravure

    3 nm, 5 nm et 7 nm : tour d’horizon des différents procédés de gravure
    En cours d’exploitation ou en devenir dans l’industrie des semi-conducteurs

    Les progrès observés dans l’industrie des semi-conducteurs sont à la base de la conception de puces toujours plus petites et performantes. Les avancées intéressant notamment le procédé de gravure exploité pour la fabrication de ces puces (qu’il s’agisse de microprocesseurs, de mémoires, de circuits logiques programmables, de SoC ou autres) peuvent être considérées comme un facteur clé de cette évolution.

    Les entreprises technologiques Samsung Electronics, TSMC, Intel et GlobalFoundries sont des acteurs incontournables de cette industrie puisqu’ils sont impliqués dans le développement des technologies permettant la fabrication des puces et notamment l’amélioration de leur finesse de gravure.

    L’année dernière Samsung, GlobalFoundries et IBM ont présenté la première puce gravée en 5 nm et formée de transistors GAAFET, des transistors à nanosheet empilés de type GAA (Gate-All-Around). À peu près pendant la même période, Samsung et TSMC ont communiqué sur leurs futurs processus de fabrication de semi-conducteurs avec des projections s’étalant jusqu’en 2020-2022.

    Actuellement, les procédés de gravure les plus utilisés sont le 14 nm (chez Intel notamment), le 12 nm (chez AMD notamment) et le 10 nm (largement répandu dans le marché des puces pour mobiles). On sait également qu’Intel a du mal à finaliser son procédé de gravure en 10 nm, une technologie qui serait équivalente (du point de vue de la densité) au procédé de gravure en 7 nm de la concurrence, et qu'AMD prévoit de proposer, dès 2019, de nouvelles puces exploitant la technologie de gravure en 7 nm LP développée par Globalfoundries. L’entreprise TSMC, de son côté, a déjà confirmé qu’elle serait en mesure de proposer sa technologie de gravure en 7 nm (7 FF ou CLN7FF) pour la production de masse dès le deuxième trimestre 2018.

    Le site Web semiwiki a comparé les différents procédés de gravure proposés par les fondeurs les plus importants de l’industrie des semi-conducteurs (Samsung, TSMC, Intel et GlobalFoundries) en incluant leurs technologies de gravure respectives en cours de développement.

    Avant d’exposer les résultats du site, rappelons que le procédé de base permettant de concevoir des circuits intégrés consiste à transposer les fonctions logiques de ce circuit en un ensemble de transistors interconnectés à partir du circuit logique désiré. Cette technique permet d’obtenir des cellules élémentaires qui seront par la suite interconnectées pour réaliser la fonction logique proprement dite du circuit désiré. Malheureusement, ce procédé s’est révélé inexploitable à partir d’un certain degré de complexité de la fonction logique à intégrer.

    L’industrie des semi-conducteurs s’est alors tournée vers des systèmes de conception assistée par ordinateur, dans lesquels on utilise des cellules standardisées archivées dans une bibliothèque. L’interconnexion entre ces cellules peut elle-même être réalisée à l’aide d’algorithmes de câblage exploités par un ordinateur. Il existe à l’heure actuelle deux techniques ou systèmes de conception fondés sur ce principe :

    • la technique des cellules standard qui consiste à utiliser une bibliothèque de fonctions logiques relativement complexes qui sera par la suite disposée sur la surface disponible d’un substrat en tenant compte des interconnexions nécessaires entre elles ;

    • la technique dite des réseaux prédiffusés qui consiste à réaliser des ensembles de cellules très simples, identiques entre elles et alignées selon une série de rangées séparées par des espaces libres d’une largeur déterminée.

    Comme le montre la figure suivante, la taille de chaque cellule standard est déterminée par le Contacted Poly Pitch (CPP), le Metal 2 Pitch (M2P) et le Tracks (le nombre de M2P dans la hauteur d’une cellule).

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    Comme illustré sur la figure ci-dessous, la single diffusion break (SDB), la double diffusion break (DDB) et le CPP détermine, pour leurs parts, la largeur réelle des cellules.

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    Les tableaux suivants comparent successivement les technologies de gravure en 7, 5 puis 3 nm des fondeurs Samsung Electronics, TSMC, Intel et GlobalFoundries (GF). Ils ne permettent cependant en aucun cas de comparer les performances relatives des puces pouvant exploiter l'un ou l'autre de ces designs. Précisons en outre que l'indice « CPPxM2PxTracks » permet d'apprécier la taille relative de chaque cellule en nm2, alors que l'indice MTx/mm2 se rapporte au nombre de transistors (en millions) par millimètre carré. Ces deux indices donnent un aperçu de la densité réelle pour chacune des technologies de gravure présentées avec, selon SemiWiki, un avantage pour le second indice de mesure.

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    En se focalisant sur la technologie de gravure en 7 nm des différents fondeurs (incluant le 10 nm d’Intel), on peut remarquer que les quatre entreprises technologiques (Samsung, TSMC, Intel et GF) proposent une densité similaire. D'un autre côté, le processus de gravure en 7 nm qu’Intel envisage de mettre au point semble plus dense et offrirait plus de transistors par mm2 que ceux en 5 nm et 3 nm de ses concurrents.

    Cependant, entre projection et réalité un fossé existe bel et bien. Seul l’avenir nous dira si Intel sera capable de tenir ses promesses en fournissant ce qui s'apparente au meilleur procédé de gravure du marché, d’autant plus que TSMC et Samsung, les fondeurs les plus en vue du moment, semblent être les seuls en mesure de respecter leurs engagements.

    Source : SemiWiki, Google

    Et vous ?

    Qu’en pensez-vous ?

    Voir aussi

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    La prochaine génération de transistors 3D pourrait remettre la loi de Moore au goût du jour, d'après un consortium de l'industrie des semi-conducteurs

    Les futurs CPU Xeon Ice Lake d'Intel se dévoilent : 10 nm, nouveau socket LGA4189, plus de cœurs, TDP en hausse et support de huit canaux mémoires

    Intel ne pourra produire des CPU gravés en 10 nm en masse qu'en 2019 et annonce des résultats financiers record au premier trimestre 2018
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  2. #2
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    Distance interatomique entre deux atomes de silicium dans des conditions normal de température et de pression : 111pm (111 x 10^-12m).
    Finesse de gravure : 3nm (3 x 10^-9m).
    Donc la résolution de gravure est de 27 atomes de silicium.
    Je trouve cela impressionnant.

  3. #3
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    attention avec les évaluations de distance :
    0,1 nm = 1 Å (ångström) = 100 pm (picomètre)

    rayon atomique : de 30 à 300 pm
    rayon nucléique : environ 1/10'000e (ième) du rayon atomique
    longueur d'une liaison chimique : de 70 à 270 pm

    Pour faire simple, un atome (et son nuage d'électron) mesure entre 0,03 et 0,3 nm... la taille de leur noyau est 10 000 fois plus petite... et la distance séparant 2 atomes liés oscille entre 0,07 et 0,27 nm.

    Et pour les matières utilisés dans la nanoélectronique, on peut même restreindre à :
    un rayon atomique mesure de 0,1 à 0,15 nm, la longueur d'une liaison entre 0,15 et 0,20 nm.
    On imagine donc assez facilement qu'un énorme problème surviendra dans une dizaine d'années, arrivé à 0,5 nanomètre de précision (la largueur de l'atome + sa liaison).

    Mais avant d'y arriver, la dizaine d'années qui nous y amènera nous promet de magnifiques améliorations en terme de gestion d'isolation et de routage de la chaleur au sein de nos cher puces ! =)
    ...de quoi fortement limiter la propagation de la chaleur dans les zones voisines, en plus de changer son mode de diffusion sphérique (homogène) en un mode de diffusion dirigé, canalisé.
    Bon, pour l'instant ça ne concerne que 15% de la chaleur dégagé... mais à 50% ça amène déjà de grandes possibilités.

    Voici l'article en question sur le routage de la chaleur, un article de 2 minutes de lecture sans rien de bien compliqué :
    http://www.cnrs.fr/...
    Participez à la visibilité de l'apport d'un propos, ou l'intérêt que vous en prétez... qu'il soit positif ou négatif : utilisez les pouces d’appréciation.

  4. #4
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    Merci pour les précisions Steinvikel

    si je comprend bien mon erreur, j'aurais dus écrire 'la résolution de gravure est de 27 distances interatomique de silicium.'

    Ma source pour le silicium
    https://www.ptable.com/?lang=fr#Prop...ius/Calculated
    https://www.ptable.com/?lang=fr#Prop...us/VanderWaals

  5. #5
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    Citation Envoyé par gallima Voir le message
    Donc la résolution de gravure est de 27 atomes de silicium.
    Je trouve cela impressionnant.
    à forcer de rogner sur l'épaisseur de gravure on va finir par voir les électrons
    bon je sors
    Ne dites pas : "chercher la petite bête" mais plutôt "effectuer un travail d'entomologiste."
    Pour corriger des bugs c'est pareil

  6. #6
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    Citation Envoyé par gallima Voir le message
    si je comprend bien mon erreur, j'aurais dus écrire 'la résolution de gravure est de 27 distances interatomique de silicium.
    " Distance interatomique entre deux atomes de silicium" est parfaitement clair, en se qui me concerne je n'y vois aucunes erreurs apparente de formulation, n'étant ni spécialiste du domaine, ni sur un forum de physique des particules... je souhaitais simplement apporter quelques nuances sur les généralités qu'on tire de " la taille d'un atome... la distance " qui sont énormément sujet à variations en fonction de la nature de l'élément (nucléons), ça configuration dimensionnel (moléculaire), son niveau d'énergie, sa constitution (isotopique)...
    La seule erreur (numérique) que je relève concerne la " distance interatomique " que tu exprimes avec le "rayon de covalence", or ce rayon est par définition la moitié de cette distance.
    Donc rien de fâcheux, ça change pas l’essence de ton propos.

    Tu énonçais les distances pour des matériaux de Si (silicium), mais à moins de fabriquer des briques pures (rayon de covalence), la taille des liaisons change en fonction des autres atomes avec lesquels il se lie (de l'oxyde de Si, de l'or, des différents métaux de transitions (métaux III-V dans le tableau périodique), des matériaux isolant, etc.).

    Bref, je voulais compléter ton propos, et donner des valeurs empiriques générales plutôt que détailler les spécificités d'un seul atome.
    Comme tu le proposes on pourrait donner un équivalent de la finesse de gravure en rayon atomique, ou longueur de liaison... mais puisqu'elle change en fonction du compagnon, lequel choisir... ^^'

    Comprendre déjà les échelles de valeur en jeu dans ces type de processus permet un esprit critique bien plus pertinent que de lire la new. =)
    Je pourrais rajouter en plus du fait que "un rayon atomique mesure de 0,1 à 0,15 nm, la longueur d'une liaison entre 0,15 et 0,20 nm.".
    Les lumières utilisés actuellement pour graver les CPU ont une longueur d'onde entre 100 et 10 nm. Et que par quelques astuces, on peut graver plus fin que la longueur d'onde (pas énormément mais c'est intéressant de le souligner).

    On peut donc raisonnablement comprendre que le premier facteur limitant, avant la taille des liaisons atomiques, c'est la taille de la longueur d'onde du faisceau lumineux.
    ...et ensuite, d'avoir le matériau optique (lentille, etc.) résistant à la traversé d'une telle puissance lumineuse. Je sais plus combien d'exposition à 250W tien le matos actuel en EUV, mais de mémoire ils changent le coeur de l'optique une fois par mois... pas par an ! ^^'
    ...et ils ont ramé avant d'arriver à pouvoir produire 250W à cette longueur d'onde, et dans le même moment, ils ont aussi douillé pour fabriquer une optique qui "dure" sans se ruiner.

    PS: quand on regarde le graphène de carbone et les grands vides que comporte cette structure, les atomes lié présentent une liaison de covalence de 150pm mais les 2 atomes les plus éloignés de l'hexagone sont à 2,5 fois cette distance.
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