Discussion :

[marouma]

Bonjour

J'ai un projet et je ne peux pas le résoudre moi même ; alors là je cherche de l'aide de vous, svp j'attends vos aides
Ce projet permet d'entrer des nombres de manière séquentielle. Un signal load indique de saisir le nombre et il faut vérifier s'il est identique avec le nombre qui existe par défaut ; s'il est identique le signal de sortie found reçoit 1 sinon il reçoit 0. Toutes les opérations sont synchronisées par un signal d'horloge.
L'exemple de ce projet est inséré dans l'image.

[mith06]

J'ai pas vérifié si ca compile sans erreur:

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

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library IEEE;
    use IEEE.std_logic_1164.all;
    use IEEE.numeric_std.all;
    use IEEE.std_logic_unsigned.all;
 
entity PATTERN_COMPARE is
    generic(
        PATTERN_WIDTH   : in natural range 1 to 128 := 8
    );
    port(
        RST     : in std_logic;
        CLK     : in std_logic;
        --
        DATA_IN : in std_logic_vector(PATTERN_WIDTH-1 downto 0);
        LOAD    : in std_logic;
        PATTERN : in std_logic_vector(PATTERN_WIDTH-1 downto 0);
        --
        FOUND   : out std_logic
    );
end entity PATTERN_COMPARE;
 
architecture RTL of PATTERN_COMPARE is
begin
    pattern_cmp_prcs : process(RST,CLK)
    begin
        if(RST = '1')then
            FOUND   <= '0';
        elsif(rising_edge(CLK))then
            if(LOAD = '1' and DATA_IN = PATTERN)then
                FOUND   <= '1';
            else
                FOUND   <= '0';
            end if;
        end if;
    end process pattern_cmp_prcs;
end RTL;

@+

[marouma]

merci beaucoup