Discussion :

[cyrill.gremaud]

Bonjour à tous,

Je suis en train de développer une PLL numérique et je dois faire un modulo 6, Voici mon code

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

Delta_phase_mod_old_s <= Delta_phase_old_s mod 6;

Cette ligne fonctionne a la compilation et en simulation mais elle n'est pas synthétisable. J'ai cherché a comprendre pourquoi et il me semble que sa pourrait venir du faite qu'on ne peut synthétiser uniquement lorsqu'on fait un modulo d'un nombre en base 2 (1,2,4,8,16 etc...)

Comment résoudre ce problème ?

meilleures salutations

[gorgonite]

un compteur modulo 6 à la place de cette variable ?

[cyrill.gremaud]

et on fait comment sa ??? Je ne connais pas encore bien le VHDL sa ne fait pas longtemps que j'en fais.

[cyrill.gremaud]

Mais ton compteur modulo c'est dans un process avec comme liste de sensibilité le clk mais moi je veux le faire une seule fois