Bonjour à tous! Ca fait un moment que je ne suis venu sur ce forum! ^^
J'ai une question très simple mais dont je ne trouve pas la réponse.
J'ai plusieurs fichiers VHDL qui correspondent chacun à un "bloc" comprenant des entrées et sorties (jusque là tout va bien).
Les "blocs" interagissent entre eux par un autre fichier de type "schematic". Je dessine donc des fils entre les blocs pour les faire communiquer.
Le problème est le suivant: existe-t-il un moye pour faire créer des variables globales communes à tous ces fichiers?
Merci de votre réponse! ^^
Partager