Discussion :

[isamel85]

Bonjour,
Je veux faire la description en VHDL générateur parallèle de 4 bits vers un bit série.
En effet, à chaque front d’horloge (250 kHz), nous prenons seulement un bit en commençant par le bit le moins significatif (LSB).
Exemple :
Entrée = "0101" (sur 4 bits)
Donc au premier front d’horloge, Sortie = '1' (LSB)
Deuxième front d’horloge, Sortie = '0'
Troisième front d’horloge, Sortie = '1'
Quatrième front d’horloge, Sortie = '0' (MSB)
Y a-t-il quelqu’un qui peut m’aider ?
Et merci

[cedd70]

Bonjour,

Tu peux essayer ca ca devrait marcher, il y a peut etre une ou deux erreures de synthaxe( jai ecrit au bloc note sans pouvoir verifier).
Tu me redis si c'est bon

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

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library ieee;
	use ieee.std_logic_1164.all;
	use ieee.numeric_std.all;
 
entity toto is
 
generic
	(
		DATA_WIDTH : natural := 4  --16
	);
 
	port 
	(
		SDOUT		: out  std_logic;
		clock		: in std_logic;
		----DATA----
		data_in	: in std_logic_vector((DATA_WIDTH-1) downto 0);
	);
end entity;
architecture arch of toto is
 
signal 	registre : std_logic_vector ((DATA_WIDTH -1 ) downto 0);
begin
process(clock)
variable cpt	; integer range 0 to (DATA_WIDTH -1 ) :=(DATA_WIDTH -1);
begin
if falling_edge(clock) then
	if rising_edge(clock) then
		if cpt := 0 then
			registre <= data_in;
			cpt 	:= (DATA_WIDTH -1);
		else 
			registre <= registre((DATA_WIDTH -2)  downto 0) & '0'; --Shift register--
			cpt := cpt  -1;
		end if;
	end if;
end if;
end process;
 
data_out <= registre (DATA_WIDTH -1 );
 
end arch;

[isamel85]

Bonjour,
Je l'ai essayé mais il m'a donné rien au niveau de simulation
Voilà le test bench:

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;


ENTITY test_generator IS
END test_generator;

ARCHITECTURE behavior OF test_generator IS

-- Component Declaration for the Unit Under Test (UUT)

COMPONENT generator_bits
PORT(
data_out : OUT std_logic;
clock : IN std_logic;
data_in : IN std_logic_vector(3 downto 0)
);
END COMPONENT;


--Inputs
signal clock : std_logic := '0';
signal data_in : std_logic_vector(3 downto 0) := (others => '0');

--Outputs
signal data_out : std_logic;

-- Clock period definitions
constant clock_period : time := 4 us;

BEGIN

-- Instantiate the Unit Under Test (UUT)
uut: generator_bits PORT MAP (
data_out => data_out,
clock => clock,
data_in => data_in
);

-- Clock process definitions
clock_process :process
begin
clock <= '0';
wait for clock_period/2;
clock <= '1';
wait for clock_period/2;
end process;


-- Stimulus process
stim_proc: process
begin
-- hold reset state for 100 ns.
--wait for 100 ns;

wait for clock_period*4;
data_in <= "0110";
-- insert stimulus here

wait;
end process;

END;


Voir les résultats dans la première image


J'ai essayé le même code en enlevant la condition sur Falling Edge et j'ai obtenu les résultats dans la deuxième image

[cedd70]

Normal
je viens de voir une petite erreur dans mon code
Enlève une des deux conditions sois falling ou rising edge, je devais pas être bien réveillé pour écrire ça
Falling = front descendant de la clock
Rising = front montant de la clock

C'est toi qui vois si tu veux le changement d’état sur quel front, je te conseille plutot de suprimer Falling