bonsoir,
svp je suis débutant en vhdl , quand j'éssaie de synthétiser ce prog , ca m'affiche un erreur ...
Code : Sélectionner tout - Visualiser dans une fenêtre à part
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25 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; use IEEE.STD_LOGIC_ARITH.ALL; entity detection_R is Port ( adr : in STD_LOGIC_VECTOR (15 downto 0); clk_25 : in STD_LOGIC ; LED : out STD_LOGIC ); end detection_R; architecture Behavioral of detection_R is begin for adr in "000000000000000" to "0001100111101000" loop -- 6633-1/6632 if(memory(adr)) then LED <= '1'; end if; end loop ; end Behavioral;
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