Bonjour à tous,
qui peut m'aider à convertir cette instruction de Verilog en VHDL :
Je n'ai pas compris la signification de "16'hE0"
Code : Sélectionner tout - Visualiser dans une fenêtre à part `define EXTEND_CODE 16'hE0
Merci d'avance
Inscrivez-vous gratuitement
pour pouvoir participer, suivre les réponses en temps réel, voter pour les messages, poser vos propres questions et recevoir la newsletter
[Verilog -> VHDL] Convertir une instruction
Bonjour à tous,
qui peut m'aider à convertir cette instruction de Verilog en VHDL :
Je n'ai pas compris la signification de "16'hE0"
Code : Sélectionner tout - Visualiser dans une fenêtre à part `define EXTEND_CODE 16'hE0
Merci d'avance
Vous avez un bloqueur de publicités installé.
Le Club Developpez.com n'affiche que des publicités IT, discrètes et non intrusives.
Afin que nous puissions continuer à vous fournir gratuitement du contenu de qualité, merci de nous soutenir en désactivant votre bloqueur de publicités sur Developpez.com.
Répondre avec citation
Partager