Bonsoir Cheres, Chers Developpeurs de VHDL,

Je suis entrain de réaliser un petit projet évolutif en VHDL (développement sur la WEB edition de Quartus II - version 9.1)

Actuellement, je suis entrain de me prendre la tete sur la création de compteur et un signal d'horloge.
Je n'ai pas de soucis à la compilation de mon code, mais à la simulation de celui-ci ou je me retrouve avec deux glitches qui ne devraient pas s'y trouver, j'ai écrit deux manière différentes les compteurs, les deux fois j'ai les glitches qui apparaissent au même endroit.

Si vous êtes intéressé au problème, aller voir du coté du talk pour la visuaisation du problème (https://fixme.ch/wiki/Talk:Langage_VHDL)
Pour le code complet, aller voir sur le github du projet : https://github.com/philouxy/Langage-...ject_2_Juggler

Mes neuronnes sont morts alors si vous avez des idées, je suis preneurs

Amitié du cht'y Philou

Nom : Glitch_Compteur.jpg Affichages : 311 Taille : 70,3 Ko