Discussion :

[FlowerDxx]

Bonsoir,svp est-ce que qq peut m'aider?

une erreur m'a empecher de continuer mon tp

Line 32. or can not have such operands in this context.

Voici le code de mon additionneur 4 bits:

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

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library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity additionneur is port (
    A:in std_logic_vector(3 downto 0);
    S:out std_logic_vector(3 downto 0);
    COUT:out std_logic_vector(3 downto 0));
end entity;
 
architecture arch_add of additionneur is
  component add_1 port(
      a:in std_logic;
      b:in std_logic;
      cin:in std_logic;
      s,cout:out std_logic);
  end component;
  signal ii:std_logic_vector(2 downto 0);
  CONSTANT C :std_logic_vector(3 downto 0):= "0011";
  Begin
    i0:add_1 port map(a=>A(0),b=>C(0),cin=>'0',s=>S(0),COUT=>ii(0));
    i3:add_1 port map(a=>A(3),b=>C(3),cin=>ii(2),s=>S(3),COUT=>cout);
    boucle: for j in 1 to 2 generate
        inst: add_1 port map (a=>A(j),b=>'0',cin=>ii(j-1),s=>s(j),cout=>ii(j));
    end generate;
end arch_add;

et celui ci le code de mon additionneur 1 bit qui a généré l'erreur cité tt à l'heure:

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

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library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
 
 
 
entity add_1 is port(
    a,b,cin:in std_logic;
    s,cout:out std_logic);
end entity;
architecture arch_a of add_1 is
  begin
    s<=(a xor b) xor cin ;
    cout<=((a and b)or(cin and (c or b)));
end architecture;

[sgievounet]

cout<=((a and b)or(cin and (c or b)));

Dans add_1 ou déclares tu ta variable ou signal "c" ?

[FlowerDxx]

ah non en fait c'été un a au lieu de c mais je me suis pas rendu compte de ça en tapant le code :/ c bon j'ai je l'ai corrigé et c bon pour l'implémentation merci de m'avoir signalé le problème

Mais le problème maintenant est que lorsque j'essai de faire la simulation ce message d'erreur m’apparaît:

Waiting for 1 sub-compilation(s) to finish...
FATAL_ERROR:Simulator:Fuse.cpp:209:1.124.4.5 - Failed to compile one of the generated C files. Please recompile with -mt off -v 1 switch to identify which design unit failed. Process will terminate. For technical support on this issue, please open a WebCase with this project attached at http://www.xilinx.com/support.
FATAL_ERROR:Simulator:Fuse.cpp:209:1.124.4.5 - Failed to compile one of the generated C files. Please recompile with -mt off -v 1 switch to identify which design unit failed. Process will terminate. For technical support on this issue, please open a WebCase with this project attached at http://www.xilinx.com/support.

Process "Simulate Behavioral Model" failed
.
.


j'arrive pas à simuler ce que j'ai implémenté :/

[sgievounet]

Peut etre résolu depuis

i3:add_1 port map(a=>A(3),b=>C(3),cin=>ii(2),s=>S(3),COUT=>cout);

Ton cout est un std_logic_vector(3 downto 0) sur un port de sortie de l'additionneur et tu le connectes à un port en std_logic du composant add_1... Ca peut pas le faire. Je suis surpris que ISIM identifie pas ce type d'erreur et crash tout seul

Essaie de compiler avec ISE en faisant une synthese pour au moins s'affranchir des erreurs de codages avant de simuler

Je passerais sur une version gratuite de modelsim