Discussion :

[binome-x]

Bonjour,
ma question est peut-être toute bête mais je ne trouve pas de solution simple : j'ai un signal qui est un std_logic_vector et je voudrais faire le OU logique de tous les std_logic qui le composent. Comment je dois m'y prendre ?
Merci.

[titiri]

1ère solution (compatible toutes versions de VHDL)

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

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function or1(r : std_logic_vector) return std_logic is
    variable result : std_logic := '0';
begin
    for i in r'range loop
        result := result or r(i);
    end loop;
    return result;
end function or1;

2ème solution - VHDL 2008 only :

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

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    MonStdLogic <= or(MonStdLogicVector);

Attention, bien que le VHDL2008 date de près de 5 ans, tous les outils ne supportent pas encore pleinement cette révision de la norme...