Discussion :

[whisky69]

Bonjour a tous,

J'utilise un FPGA et j'ai de plus à disposition un module RT pour faire une acquisition de données.

Mon problème est tout simple, lorsque je lance l'acquisition côté RT tout se met à ramer...

Je ne comprends pas pourquoi cela rame vu le contenu de mon VI étant tout simple...

J'ai mis le VI en pièce jointe pour que vous puissiez vous rendre compte de la simplicité du VI.

- J'utilise un DMA de 1023 éléments (un peu plus...) de type U16 et le transfert se fait par tableaux de 500 éléments.

- Côté RT j'utilise la fonction build array en mode concaténation pour avoir en sortie un tableau 1D à chaque itération (merci au forum pour l'info!!).

- Côté RT j'utlise 2 tableaux un en mode contrôle en face du Control Register et un autre en mode indicateur. Pourquoi dois-je en utiliser 2? Je n'ai pas réussi à faire autrement.

- Les différents controls (y, données et index) sont utilisés côté FPGA et pilotés depuis la face RT mais à priori cela ne fait pas ramer le programme.

Voila j'espère que je n'ai rien oublié, je sais que le fonctionnement est simple mais je ne comprends pas pourquoi tout rame comme ca.

Si vous avez une idée, je vous en remercie d'avance.

[reg64]

Salut,
La boucle While fait tourner le CPU en plein régime (100%)! Pour résoudre le problème tu doit cadencer ta boucle en y intégrant une tempo (1ms, 10ms, 100ms...???)
a+

[VictorNet]

Il est sur le fpga, par sur PC là.

Dis, tu te rend compte que ton tableau "Array 3" il grandit à chaque tour de boucle?

[whisky69]

Oui je vois bien mais je ne vois pas comment faire autrement. En effet l'acquisition doit se faire jusqu'à appuie sur un bouton Stop acquisition. comment faire alors? y'a t-il un structure pouvant stocker toutes mes données arrivant sous forme de tableau qui ne prenne pas de place?

Merci en tout cas pour ta réponse