Discussion :

[michael1326]

Bonjour à tous,

Je débute en VHDL. Je souhaite réaliser une bascule D qui possède 3 entrées (clock, reset, D) et 2 sorties (Q et not(Q)).
La sortie not(Q) sera rebouclé sur l'entrée D.

J'ai beaucoup de mal à comprendre comment effectuer un rebouclage sur l'entrée.
On me parle souvent de port de type "inout" dans les forums, cependant je pense aussi que cette pratique n'est pas très recommandée en VHDL et qu'il vaut mieux passer par l'utilisation de signaux.

Vous trouverez ci-dessous une première ébauche de code :

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

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library IEEE;
use IEEE.std_logic_1164.all;
 
entity bascule_D is
	port ( rst, clk, D : in std_logic;
			q, qb : out std_logic );
end entity bascule_D;
 
architecture bhv of bascule_D is
signal s_d : std_logic := '0';
begin
	p1 : process(rst,clk)
	begin
		if (rst = '1') then
			q <= '0';
			qb <= '0';
		elsif (clk'event and clk = '1') then
			q <= s_d;
			qb <= not(s_d);
			s_d <= qb;
		end if;
	end process;
end architecture bhv;

Merci de bien vouloir m'aider.


Michael

[mith06]

Bonjour,

En VHDL il est impossible de lire un signal ou une variable déclaré out.
Voila comment je ferais:
Le re-bouclage de l'entrée sur la sortie est intégré dans l'entité. Donc le nom de bascule_D n'est plus approprié.

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

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library IEEE;
use IEEE.std_logic_1164.all;
 
entity bascule_D is
    port ( 
        rst : in std_logic;
        clk : in std_logic;
        Q   : out  std_logic;
        Qb  : out  std_logic
    );
end entity bascule_D;
 
architecture bhv of bascule_D is
    signal q_i  :   std_logic;
begin
    p1 : process(rst,clk)
    begin
        if (rst = '1') then
            q_i <= '0';
        elsif (clk'event and clk = '1') then
            q_i <= qb_i;
        end if;
    end process;
    Q       <= q_i;
    qb_i    <= not q_i;
    Qb      <= qb_i;
end architecture bhv;