Discussion :

[jumomo]

Bonjour,
je débute en VHDL et j'aimerais que vous m'expliquer comment on fait pour diviser un signal d'une fréquence quelconque.
mon exemple c'est: on a un signal d'entrée clock de 125MHz et je veux à la sortie un signal de 100KHz , que sera lui meme une entrée pour un autre bloc.
heeeelp please!
Merci

[jumomo]

c bon j'ai trouvé la solution, merci quand même:

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

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entity clockDivider is
    Port ( clock_in : in  STD_LOGIC;
           reset : in  STD_LOGIC;
           clock_out : out  STD_LOGIC);
end clockDivider;
 
architecture Behavioral of clockDivider is
 
signal temporal: STD_LOGIC;
    signal counter : integer range 0 to 1249 := 0;
 
begin
    frequency_divider: process (reset, clock_in)
	 begin
        if (reset = '1') then
            temporal <= '0';
            counter <= 0;
        elsif rising_edge(clock_in) then
            if (counter = 1249) then
                temporal <= NOT(temporal);
                counter <= 0;
            else
                counter <= counter + 1;
            end if;
        end if;
    end process;
 
    clock_out <= temporal;
 
end Behavioral;

[sgievounet]

Salut,

Pour générer une horloge je te conseillerais de passer par ce qu'on appel un NCO (Numerically controlled oscillator)
Plus élégant et classique.
Cf. code ci dessous.
nco_accu est un registre sur 32 bits.
nco_incr est un registre qui permet de controller la fréquence de l'horloge souhaitée.
Tu récupères ton horloge en new_clock.

Formule:

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

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nco_incr = frequence_souhaité_new_clock * 2^32 / frequence_clk
 
 
nco_process: process(clk)
begin
   if rising_edge(clk) then
 
       nco_accu <= nco_accu + nco_incr;
 
       new_clock <= nco_accu(31);
 
   end if;
end process;

[jumomo]

Merci