Discussion :

[qcalv]

Bonjour à tous,

Je travaille actuellement sur un code en VHDL qui se compose de la manière suivante :
- Une entité générale
- Trois composants, qui sont eux-mêmes des entités

La première chose qui m'intrigue est la suivante, je déclare en interne des signaux du genre :

signal indicatif: integer := 16;

Lorsque je programme le FPGA (Cyclone II) et que je regarde les données en interne (Quartus + Signal Tap Logic Analyser) j'observe que la valeur d'indicatif est toujours celle de la valeur dans mon code VHDL + la valeur d'initialisation : pour faire explicite, c'est comme si indicatif valait toujours 16 + quelque chose correspondant à une valeur que j'affecte dans mon programme. Si vous avez bien suivi lorsque je fais indicatif <= 5 alors en pratique indicatif vaut 5+16=21. Je ne sais pas pourquoi ? Alors que n'importe quelle test logique fonctionne du type IF prend en compte la valeur affectée et non réelle ?

Dois-je déclarer mes variables en tant que variables, ou bien puis-je les laisser en tant que signal ? Quel est l'avantage de l'une ou l'autre solution ?

Enfin par rapport au fonctionnement général, j'ai un signal d'horloge que chacune des entités utilise, et qui est généré par l'entité globale. Ensuite je défini pour chacune des entités en entrée un signal de type clk. Est-ce judicieux ou est-ce que je peux mettre ce signal en commum pour toutes les entités en utilisant un package ?

Merci par avance !

qcalv

[bibi-C-Moi]

J'ai eu le même souci que toi pour l'affectation des signaux, j'ai l'impression que quand tu déclares :

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

SIGNAL toto : INTEGER := 16;

,le compilo crée une sorte d'offset qui ne disparaît pas... Ce que j'ai fait pour y remédier, c'est dans un process, lors de mon Reset, j'affecte la variable pour l'initialiser.

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

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-- declaration
SIGNAL toto : INTEGER;
 
-- corps
Process(Reset)
Begin
toto <= 16; -- peut etre est-ce ":="
end process;

Pour la clock, je ferais comme toi, tes entités primaires sont indépendantes ainsi. donc réutilisables, le package bloque pas mal de choses

[qcalv]

Je suis d'accord sur le principe de l'offset mais j'aimerais bien être sûr que cela vienne du compilo, cependant je ne vois pas comment faire un process RESET, puisqu'on ne peut pas assigner deux valeurs à une variable dans deux process différents, il faudrait donc que je mette dans chaque process une sensibilité au reset et ensuite tester le cas, cela me paraît un peu fastidieux. Ok pour le package, merci du conseil !

++
qcalv