Bonjour,
Apres avoir lu quelques tutos sur les variables generalisés d'un Makefile, je me suis mis à en écrire un pour compiler mon projet en cours.
Le code est le suivant:
Code : Sélectionner tout - Visualiser dans une fenêtre à part
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
 
CFLAGS = -g -Wall
CC = gcc $(CFLAGS)
LDFLAGS = -losip2 -losipparser2
# Executables crees
BIN = testosip
SRC = testosip.c sip_parser.c callbacks.c
OBJ = (SRC:.c=.o)
INCLDIR = -I. -I$$HOME/exosenc/include
 
$(BIN): $(OBJ)
	@echo "\n====Linking===="
	$(CC) -o $@ $^ $(LDFLAGS)
%.o:%.c
	$(CC) $(INCLDIR) -c -o $@ $<
#Variables silencieuses
.PHONY: clean
clean:
	rm -f $(OBJ)
Ce que je ne comprends pas, c'est quand je tape make sous le shell, la commande make me répond ceci:
Makefile:10:*** le schéma de la cible ne contient pas de "%". Arrêt
La ligne 10 est la ligne ou est ecrit
Code : Sélectionner tout - Visualiser dans une fenêtre à part
$(BIN): $(OBJ)
Je me demande ce au fait ou est mon erreur puisque pour moi la ligne signifie que ma cible est générée à partir des fichiers objets, c'est-à-dire, les dépendances.
Johnny.