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Systèmes de compilation Discussion :

Probleme Makefile en C


Sujet :

Systèmes de compilation

  1. #1
    Membre averti
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    Messages : 21
    Par défaut Probleme Makefile en C
    Bonjour,
    Apres avoir lu quelques tutos sur les variables generalisés d'un Makefile, je me suis mis à en écrire un pour compiler mon projet en cours.
    Le code est le suivant:
    Code : Sélectionner tout - Visualiser dans une fenêtre à part
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    18
    19
     
    CFLAGS = -g -Wall
    CC = gcc $(CFLAGS)
    LDFLAGS = -losip2 -losipparser2
    # Executables crees
    BIN = testosip
    SRC = testosip.c sip_parser.c callbacks.c
    OBJ = (SRC:.c=.o)
    INCLDIR = -I. -I$$HOME/exosenc/include
     
    $(BIN): $(OBJ)
    	@echo "\n====Linking===="
    	$(CC) -o $@ $^ $(LDFLAGS)
    %.o:%.c
    	$(CC) $(INCLDIR) -c -o $@ $<
    #Variables silencieuses
    .PHONY: clean
    clean:
    	rm -f $(OBJ)
    Ce que je ne comprends pas, c'est quand je tape make sous le shell, la commande make me répond ceci:
    Makefile:10:*** le schéma de la cible ne contient pas de "%". Arrêt
    La ligne 10 est la ligne ou est ecrit
    Je me demande ce au fait ou est mon erreur puisque pour moi la ligne signifie que ma cible est générée à partir des fichiers objets, c'est-à-dire, les dépendances.
    Johnny.

  2. #2
    Membre confirmé
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    Ingenieur
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    Décembre 2003
    Messages
    138
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    Activité : Ingenieur

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    Inscription : Décembre 2003
    Messages : 138
    Par défaut
    Je pense que ton probleme vient plutot de la ligne 7
    Apparemment Make essaie de l interpreter comme le debut de ta ligne 13...
    Si je comprends bien la ligne 7 signifie que le contenu de la variable OBJ est celui de la variable SRC mais avec .o a la place des .c, deja ca je pense qu il manque un $ devant SRC... ensuite il faudrait verifier dans le man du Make comment fonction le chercher remplacer

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