Discussion :

[binome-x]

Bonjour,
j'utilise une boucle pour générer des composants et je voudrais faire un test dans cette boucle. Je vous donne un bout de code pour illustrer :

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

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	boucle : for j in 0 to N-1 generate
		if (n_b=3) then
			n_p <= n_p+1;
			n_b <= 0;
		else
			n_b <= n_b+1;
		end if;
	end generate boucle;

où n_b et n_p sont des "signal integer := 0".
Mais la compilation ne passe pas. Modelsim me dit "Illegal concurrent statement."
Comment je dois faire ?

[titiri]

la boucle if doit être utilisée dans un process.
Par contre, vous devriez rencontrer un autre problème plus "hard" : piloter plusieurs fois le même objet (ici n_b ou n_p) n'est possible que si l'objet est un type résolu. std_logic et std_logic_vector sont les seuls types résolus en VHDL. Le type integer n'en fait donc pas partie...
Essayez plutôt d'utiliser la boucle "loop" au lieu du generate (donc dans un process)
Enfin, que ce soit la 1ère ou la 2ème solution, guère synthétisable...

[binome-x]

Et si n_b et n_p sont déclarés comme variable et pas comme signal ?
Pourquoi n'est-ce pas trop synthétisable ?
Comment je peux remplacer le for...generate par un for...loop pour générer des choses ?
Je voudrais instancier des modules et incrémenter n_b à chaque fois jusqu'à 3 puis réinitialiser n_b et incrémenter n_p et continuer N fois. Vous feriez comment ?

Merci pour les conseils.