L'état 'Z' est elle synthétisable sur les FPGA Xilinx

[tivoche]

salut

je souhaiterais savoir si l'etat 'Z' est synthetisable sur l'FPGA xilinx, c'est a dire si je programme un bloc qui manipule des signaux interne (pas IO) qui peuvent prendre les etats 'Z', ce circuit peut-t-il etre implementé sur l'FPGA?
merci

[titiri]

Bonjour,

L'état 'Z' peut être affecté tout à fait normale à une broche physique en sortie (idem pour un bus). On a donc quelque chose du style :

Code :

1
2
3
ma_sortie <= 'Z';
mon_bus  <= (others=>'Z');

Cela fonctionne pour tout le monde.

Par contre, certains "énergumènes" utilisent le 'Z' en interne pour coder multiplexeur. Généralement les outils "comprennent" mais cela reste quand même pas très propre

Il est par contre impossible en synthèse d'utiliser le 'Z' en entrée dans une équation logique, comme par exemple :

Code :

1
2
3
4
   if mon_entree='Z' then 
        compteur <= compteur + 1;
   end if;

Cdlt,