Bonjour
J'ai écrit un code VHDL de filtre FIR mais le soucis est au niveau du testbench bien que le port data_in prend ses valeurs d'un fichier en simulation c'est tjrs 0 donc la lecture du...
Bonjour
J'ai écrit un code VHDL de filtre FIR mais le soucis est au niveau du testbench bien que le port data_in prend ses valeurs d'un fichier en simulation c'est tjrs 0 donc la lecture du...
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