Recherche:

Bonjour,
Je l'ai essayé mais il m'a donné rien au niveau de simulation
Voilà le test bench:

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;


ENTITY test_generator IS
END test_generator;

Bonjour,
Je veux faire la description en VHDL générateur parallèle de 4 bits vers un bit série.
En effet, à chaque front d’horloge (250 kHz), nous prenons seulement un bit en commençant par le bit...

Bonjour,
Je veux savoir comment créer un retard de 16 microsecondes synthétisable en VHDL de la sortie synchronisé sur une horloge de 1 MHz (1 microseconde):
On peut le créer par un process...

Bonjour,
En fait je suis en train de chercher un convertisseur numérique analogique (de préférence une carte d'évaluation) pour pouvoir connecter un FPGA avec un générateur du signal RF N9310A (il...

Bonjour,
En fait, je travaille sur un projet qui a pour but d’implémenter un émetteur/récepteur Zigbee en bande de base reconfigurable sur la plateforme d'évaluation XUPV5-LX110T qui embarque un...

Bonjour,
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