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Bonjour

J'ai écrit un code VHDL de filtre FIR mais le soucis est au niveau du testbench bien que le port data_in prend ses valeurs d'un fichier en simulation c'est tjrs 0 donc la lecture du...

c'est pas plutôt :


U7 : orgate port map (x2 => b, x1 => a, x4 => d, x3 => c, x => x);

En tous cas ce symbole signifie que tu relie le port x2 de ton composent au signal b que t'as surement...