passage variable Makefile - source C

bonjour,
je voudrais savoir s' il es possible en makefile de passer un parametre a mes source en compilation en feasant un "make" pour la version 1 et "make xxxx" pou la version 2 sans pour autant compiler suivant le cas un fichier .c différent.

en effet jai 2 version d' un meme source c qui diferre sur quelques données.
je voudrais eviter de manuellement dans mon .h commenter ou pas avant compilation, suivant la version, une ligne #define XXX qui es ensuite utilisé par des #ifdef XXX dans le source code pour différencer les versions.

es til possible de le faire en Makfile en evitant d'utiliser une compilation de 2 fichier suivant le make, mais un seul avec un passage de parametre "define".

Bonjour,
écrire #define _TOTO dans un fichier est équivalent à placer -D_TOTO en paramètre de gcc.
Après, je ne sais pas gérer les arguments dans un Makefile, mais tu peux faire deux targets, dont un ou tu rajoutes -D_TOTO à ta ligne d'appel de compilateur.

merci de la réponse , mais ca ne marche pas du tout :p
ex dans la ligne GCC j ai un -D XXXX

et dans mon .c
#ifdef XXX
....
#endif

ca n 'est pas reconnu jai testé toute les combinaision -DXXXX, -D_XXXX, etc ..

salut,
comment ça "ça ne marche pas du tout" ?
il y a une erreur?
le code dans le #ifdef...#endif n'est pas compilé?
on peut voir ton code et ta ligne de commande?
parce que moi j'utilise ça tous les jours pour compiler sous 2 systèmes d'exploitation le presk-même code (#ifdef LINUX...)...et pas de soucis!
cordialement,
jula.