L'avis d'Intel sur la prochaine évolution de la loi de Moore

L'avis d'Intel sur la prochaine évolution de la loi de Moore
dans un contexte ou le nombre de transistors que l'on peut entasser sur une seule puce a presque atteint sa limite

En 1965, l'informaticien Gordon Moore a émis pour la première fois l'hypothèse que le nombre de transistors et d'autres composants dans un circuit intégré dense doublerait ainsi que la vitesse et la capacité des ordinateurs, tous les deux ans environ. Mais plus de 55 ans plus tard, le nombre de transistors que l'on peut entasser sur une seule puce a presque atteint sa limite. Dans un billet de blog publié le 5 decembre, Face aux limites de la loi de Moore, Ann B. Kelleher, vice-présidente exécutive et directrice générale du développement technologique chez Intel, livre le point de vue du fabricant de puce sur la prochaine évolution de la loi de Moore et les nouveautés 75 ans après l'invention du transistor.

La loi de Moore, principe selon lequel le nombre de transistors incorporés dans une puce de circuit intégré densément peuplée double approximativement tous les deux ans, se rapproche rapidement de ce qui est considéré comme des obstacles insurmontables. En d'autres termes, comme de plus en plus de transistors sont entassés dans une zone limitée, les ingénieurs manquent d'espace.

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La prochaine vague de la loi de Moore s'appuiera sur un concept en développement appelé co-optimisation de la technologie des systèmes, a déclaré Ann B. Kelleher, directrice générale du développement technologique chez Intel, dans une interview accordée à IEEE Spectrum avant son intervention plénière à l'IEEE Electron Device Meeting (IEDM) 2022.

« La loi de Moore consiste à augmenter l'intégration des fonctions, explique Kelleher. Si l'on se projette dans les 10 à 20 prochaines années, on constate qu'il existe un pipeline plein d'innovations » qui poursuivra la cadence d'amélioration des produits tous les deux ans. Cette voie comprend les améliorations continues des processus et de la conception des semi-conducteurs, mais c'est la co-optimisation de la technologie des systèmes (STCO) qui fera la plus grande différence.

Kelleher appelle cela une méthode de développement « de l'extérieur vers l'intérieur ». Cela commence par la charge de travail qu'un produit doit supporter et son logiciel, puis se poursuit avec l'architecture du système, puis le type de silicium qui doit se trouver dans un boîtier, et enfin le processus de fabrication des semi-conducteurs. « La co-optimisation de la technologie du système signifie que tous les éléments sont optimisés ensemble afin d'obtenir la meilleure réponse possible pour le produit final », explique-t-elle.

Si le STCO est aujourd'hui une option, c'est en grande partie parce qu'un conditionnement avancé, tel que l'intégration 3D, permet la connexion à large bande passante de chiplets (petites puces fonctionnelles) dans un seul boîtier. Cela signifie que les fonctions qui se trouvaient auparavant sur une seule puce peuvent être réparties sur des chiplets dédiés, qui peuvent ensuite être fabriqués en utilisant la technologie de traitement des semi-conducteurs la plus optimale.

Par exemple, Kelleher souligne dans sa plénière que l'informatique à haute performance exige une grande quantité de mémoire cache par cœur de processeur, mais que la capacité des fabricants de puces à réduire la SRAM ne progresse pas au même rythme que la réduction de la logique. Il est donc logique de construire des caches SRAM et des cœurs de calcul sous forme de chiplets séparés utilisant des technologies de processus différentes, puis de les assembler par intégration 3D.

Le processeur Ponte Vecchio : un exemple clé de la STCO

En août, Intel a présenté son GPU Ponte Vecchio Xe-HPC. Dans les benchmarks fournis, le fabricant de puces affirme que Ponte Vecchio offre jusqu'à 2,5 fois plus de performances que le Nvidia A100. Selon Kelleher, le processeur Ponte Vecchio, au cœur du superordinateur Aurora, est un exemple clé de la STCO. Il est composé de 47 chiplets actifs (ainsi que de 8 vides pour la conduction thermique). Ces éléments sont assemblés à l'aide de connexions horizontales avancées (technologie de conditionnement 2,5D) et d'un empilage 3D. « Il rassemble le silicium de différentes fabriques et leur permet de s'assembler de manière à ce que le système soit capable de supporter la charge de travail pour laquelle il a été conçu », explique-t-elle.

Le Ponte Vecchio a dépassé l'A100 par des marges significatives dans plusieurs benchmarks sélectionnés par Intel. La centrale d'Intel a également affiché une avance de deux fois dans miniBUDE et de 1,5 fois dans ExaSMR. C'est une comparaison intéressante si l'on considère que le Ponte Vecchio n'est même pas encore sorti, et que l'A100 (Ampere) est sur le marché depuis 2020. Et n'oublions pas que l'Instinct MI250X (Aldebaran) d'AMD serait trois fois plus rapide que l'A100. Si les chiffres d'Intel sont exacts, le Ponte Vecchio pourrait être un concurrent potentiel de la prochaine génération de H100 (Hopper) de Nvidia. Sur la base des spécifications, le H100 devrait être au moins deux fois plus rapide que l'A100.

À l'IEDM, les ingénieurs d'Intel annonceront qu'ils ont multiplié par dix la densité de leur technologie de connexion hybride 3D par rapport à ce qu'ils avaient annoncé en 2021. L'augmentation de la densité de connexion signifie qu'un plus grand nombre de fonctions de la puce peuvent être désagrégées sur des chiplets distincts, offrant ainsi plus de possibilités d'utiliser le STCO pour améliorer les résultats. Les pas des liaisons hybrides, c'est-à-dire la distance entre les interconnexions, ne sont que de 3 micromètres avec cette nouvelle technologie.

Cela permet de séparer encore plus de cache des cœurs de processeur. Selon Kelleher, la réduction du pas des interconnexions à une distance comprise entre 2 micromètres et 100 nanomètres pourrait permettre de commencer à séparer les fonctions logiques qui, aujourd'hui, doivent se trouver sur le même morceau de silicium.

La volonté d'optimiser les systèmes en désagrégeant les fonctions a des conséquences sur les futurs processus de fabrication des semi-conducteurs. La technologie des futurs processus de fabrication de semi-conducteurs devra faire face aux contraintes thermiques d'un environnement de conditionnement en 3D. Mais c'est probablement la technologie d'interconnexion qui connaîtra le plus grand changement.

Le fabricant de puces AMD a laissé entendre que la nouvelle technologie des transistors maintiendra la loi de Moore en vie pour les six à huit prochaines années, mais comme on peut le deviner, elle coûtera plus cher. « Nous allons avoir une puissance plus faible, mais cela va coûter plus cher », a déclaré Mark Papermaster, directeur technique d'AMD.

Selon Papermaster, l'innovation trouve toujours un moyen de contourner les obstacles, a déclaré Mark Papermaster, directeur technique d'AMD. Je peux voir une nouvelle technologie de transistor passionnante pour les six à huit prochaines années, et je vois très clairement les progrès que nous allons faire pour continuer à améliorer la technologie des transistors, mais ils sont plus chers. »

Intel est en passe d'introduire une technologie que Kelleher appelle, PowerVia (backside power delivery, plus généralement) en 2024. PowerVia déplace le réseau d'alimentation d'une puce sous le silicium, ce qui réduit la taille des cellules logiques et la consommation d'énergie. Mais cette technologie « nous offre également des possibilités différentes en termes de ce que nous pouvons et de la manière dont nous pouvons interconnecter dans le boîtier », déclare Kelleher.

Kelleher souligne que la STCO en est encore à ses débuts. Les outils d'automatisation de la conception électronique (EDA) se sont déjà penchés sur le prédécesseur de STCO, la co-optimisation de la technologie de conception (DTCO), qui se concentre sur les optimisations au niveau des blocs fonctionnels et des blocs logiques. « Mais certains fournisseurs d'outils EDA travaillent déjà sur ce sujet, dit-elle. À l'avenir, l'accent sera mis sur les méthodes et les outils qui permettent de réaliser la STCO. »

Au fur et à mesure que le STCO se développe, les ingénieurs en dispositifs devront peut-être évoluer avec lui. « En général, les ingénieurs devront continuer à connaître les dispositifs, mais aussi commencer à comprendre les cas d'utilisation de leur technologie et de leurs dispositifs », explique Kelleher. « Des compétences plus interdisciplinaires seront nécessaires à mesure que nous nous dirigeons vers un monde plus STCO. »

La feuille de route d'Intel

Kelleher a également mis à jour la feuille de route d'Intel, en la reliant à la progression de la loi de Moore et à l'évolution des appareils depuis l'invention du premier transistor. Selon Kelleher, les choses se déroulent comme prévu depuis qu'Intel a annoncé sa nouvelle feuille de route pour la fabrication, il y a moins de deux ans. Mais elle a donné quelques détails sur les processeurs qui feront leurs débuts avec la nouvelle technologie.

L'Intel 20A, dont l'introduction en fabrication est prévue pour la première moitié de 2024, reste le grand saut technologique. Il introduit simultanément une nouvelle architecture de transistors - le RibbonFET (plus généralement appelé transistors gate-all-around ou nanosheet) - et l'alimentation électrique PowerVia backside. Interrogé sur le risque encouru, Kelleher a expliqué la stratégie.

« Il n'est pas nécessaire de les réaliser en même temps, mais nous voyons des avantages significatifs à passer à PowerVia pour activer la technologie [RibbonFET] », explique-t-elle. Le développement se fait en parallèle pour réduire les risques de retard, explique-t-elle. Intel exécute un processus de test utilisant les FinFET, l'architecture de transistor utilisée aujourd'hui, avec PowerVia. « Cela fonctionne très bien et nous a permis d'accélérer notre travail de développement », explique-t-elle.

Le transistor du futur

Les architectures de puces dominantes aujourd'hui sont des transistors à effet de champ (FET) à transport latéral, tel que le transistor à effet de champ à ailettes, ou finFET (qui doit son nom au fait que le corps de silicium ressemble à l'ailette arrière d'un poisson), qui superpose les transistors le long de la surface d'une plaquette.
IBM et Samsung ont annoncé VTFET, une nouvelle technique de conception de puces.

Lors de l'IEDM, une conférence internationale sur les semi-conducteurs, IBM et Samsung ont annoncé avoir trouvé un moyen astucieux d'augmenter la densité de transistors sans en réduire leur taille. Plutôt que de les graver horizontalement, côte à côte, ils seront placés tout simplement à la verticale, telle une forêt. Cette technique a été baptisée Vertical Transport Field Effect Transistors (VTFET), ou transistors à effet de champ à transport vertical.

Le nouveau concept VTFET est censé succéder à la technologie FinFET actuelle, utilisée pour certaines des puces les plus avancées d'aujourd'hui, et pourrait permettre de créer des puces encore plus denses en transistors qu'aujourd'hui. Étant donné que la nouvelle conception empilerait les transistors verticalement, ce qui permettrait au courant de circuler de haut en bas de la pile de transistors au lieu de la disposition horizontale côte à côte actuellement utilisée sur la plupart des puces.

Le VTFET superpose des transistors perpendiculairement à la plaquette de silicium et dirige le flux de courant verticalement vers la surface de la plaquette. Cette nouvelle approche permet de surmonter les obstacles à la mise à l'échelle en assouplissant les contraintes physiques relatives à la longueur de la grille du transistor, à l'épaisseur de l'espaceur et à la taille du contact, de sorte que ces caractéristiques peuvent être optimisées, que ce soit pour les performances ou la consommation d'énergie.

Avec VTFET, il est possible de démontrer l'avantage sur la technologie des nanofeuilles dans la conception des semi-conducteurs CMOS. À ces nœuds avancés, VTFET pourrait être utilisé pour multiplier par deux les performances ou réduire jusqu'à 85 % la consommation d'énergie par rapport à l'alternative finFET à l'échelle.

La nouvelle architecture VTFET montre la voie à suivre pour poursuivre la mise à l'échelle au-delà de la nano-feuillette. En mai, nous avons annoncé la conception d'une puce à nœud de 2 nanomètres qui permettra à une puce de contenir jusqu'à 50 milliards de transistors dans un espace de la taille d'un ongle. VTFET poursuit le voyage de l'innovation et ouvre la porte à de nouvelles possibilités.

Par le passé, les concepteurs plaçaient davantage de transistors sur une puce en réduisant le pas de grille et le pas de câblage. L'espace physique dans lequel s'insèrent tous les composants s'appelle le pas de porte contacté (CGP). La possibilité de réduire les pas de grille et de câblage a permis aux concepteurs de circuits intégrés de passer de milliers à des millions, voire à des milliards de transistors dans nos appareils. Mais avec les technologies finFET les plus avancées, il n'y a qu'un espace limité pour les entretoises, les grilles et les contacts. Une fois que vous avez atteint la limite CGP, vous n'avez plus de place.

Kelleher intervient alors que l'IEEE Electron Device Society célèbre le 75e anniversaire de l'invention du transistor. IEEE Spectrum a demandé à des experts ce que pourrait être le transistor lors de son 100e anniversaire en 2047. Kelleher a pris en compte les longues durées de vie de la technologie des transistors, notant que la conception du transistor planaire a duré de 1960 à 2010 environ, et que son successeur, le FinFET, est toujours d’actualité. « Maintenant, nous passons au RibbonFET, qui durera probablement encore plus de 20 ans... Je m'attends donc à ce que nous soyons quelque part avec des RibbonFET empilés », a-t-elle suggéré.

Source : IEEE

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Voir aussi :

:fleche: AMD affirme que la technologie des transistors permettra de maintenir la loi de Moore en vie pour les six à huit prochaines années, mais elle pourrait coûter plus cher

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