addition d'un integer et d'un std_logic_vector

Bonjour,
je voudrais additionner un integer A à un std_logic_vector B pour obtenir un integer C et tout ça en utilisant seulement ce préambule :

Code:

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1 2 3

library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all;

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C'est possible ? Comment ?
Merci.

oui c'est possible:

Code:

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1 2	C <= A + to_integer(signed(B)); C <= A + to_integer(unsigned(B));

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Attention on fait l'hypothèse ici que:
si B est signé alors il a une taille inférieur ou égal à 32 bits
si B est non signé alors il a une taille inférieur ou égal à 31 bits

@+

Merci, c'est parfait.