Tester une sortie en VHDL + Attendre un certain temps en VHDL

Bonjour,

Alors voilà je suis entrain de coder de l’Ethernet et je voudrais attendre que RBYTEP soit à 1 pour télécharger les données, seulement c'est une sortie et je ne peux pas le mettre en inout, et je ne peux pas faire : if RBYTEP = '1' then" car on ne peut pas tester une sortie. Comment faire ?

J'aimerais également attendre 800 ns mais wait for 800 ns n'est pas synthétisable. Comment faire ?

Merci pour vortre aide.

Salut,

Créer un signal s_RBYTEP.

Affecter le résultat dans s_RBYTEP et non RBYTEP.
Et faire un if s_RBYTEP=1 then ....
Ajouter un RBYTEP <= s_RBYTEP; dans l'architecture directement (hors
process pour pas créer un retard)
Je fais comme ça quand ça m'arrive, et j'ai jamais pris le temps de
comprendre :)

Concernant le wait 800ns, je conseil de coder un compteur, et
tester le compteur à la valeur qu'il devra avoir au bout de 800ns,
en fonction de la fréquence de l'horloge avec laquelle on simule

Code que j’hésiterais pas à valider en simulation, j'ai parfois du mal
du premier coup...

Code:

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1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18

-- Si clk est à 100MHz - période de 10 ns process(clk) begin   if rising_edge(clk) then s_RBYTEP_d1 <= s_RBYTEP;   if s_RBYTEP='1' and s_RBYTEP_d1='0' then counter <= 1; elsif counter<81 then counter <= counter +1; end if;   if counter=80 then --> ce qui est à declencher par la suite end if; end if; end process;

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