Problème sur un makefile

Bonjour,

dans un makefile pour mingw, je fais quelque chose comme ceci

Code:

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1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24

include source   OUTPUT = OBJECTS = OBJECTS_DIR =   all: kernel data   kernel: OUTPUT = $(KERNEL_OUTPUT) kernel: OBJECTS = $(KERNEL_OBJECTS) kernel: OBJECTS_DIR = $(KERNEL_OBJECTS_DIR) kernel:$(OBJECTS) g++ -o $(OUTPUT) $(OBJECTS)   data: OUTPUT = $(DATA_OUTPUT) data: OBJECTS = $(DATA_OBJECTS) data: OBJECTS_DIR = $(DATA_OBJECTS_DIR) data:$(OBJECTS) g++ -o $(OUTPUT) $(OBJECTS)   $(OBJECTS_DIR)/%.o: %.cpp %.h g++ -c -o $@ $<

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Le fichier source contient les définitions pour les variables suivantes :

Code:

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1 2 3 4 5 6

$(KERNEL_OUTPUT) = ../debug/kernel $(KERNEL_OBJECTS) = ../debug/obj/Kfile1.o ../debug/obj/Kfile2.o etc... $(KERNEL_OBJECTS_DIR) = ../debug/obj $(DATA_OUTPUT) = ../debug/data $(DATA_OBJECTS) = ../debug/obj/Dfile1.o ../debug/obj/Dfile2.o etc... $(DATA_OBJECTS_DIR) = ../debug/obj

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Le problème est que dans les lignes suivantes les variables $(OBJECTS) et $(OBJECTS_DIR) semblent vides :

Code:

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1 2 3

kernel:$(OBJECTS) data:$(OBJECTS) $(OBJECTS_DIR)/%.o: %.cpp %.h

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Comme si les lignes suivantes ne fonctionnaient pas

Code:

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1 2 3 4

kernel: OBJECTS = $(KERNEL_OBJECTS) kernel: OBJECTS_DIR = $(KERNEL_OBJECTS_DIR) data: OBJECTS = $(DATA_OBJECTS) data: OBJECTS_DIR = $(DATA_OBJECTS_DIR)

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Par contre si je remplace $(OBJECTS) et $(OBJECTS_DIR) à la main dans les lignes suivantes ça fonctionne :

Code:

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1 2 3

kernel:$(OBJECTS) data:$(OBJECTS) $(OBJECTS_DIR)/%.o: %.cpp %.h

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A noter par contre que dans tous les cas la ligne suivante fonctionne :

Code:

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g++ -o $(OUTPUT) $(OBJECTS)

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Qu'est ce que je fais de mal ?

Flo.

C'est vraiment bizarre cette histoire dans le code suivant (repris de mon 1er post) :

Code:

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1 2	kernel:$(OBJECTS) g++ -o $(OUTPUT) $(OBJECTS)

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Dans la 1ère ligne il $(OBJECTS) me "semble" vide puisque la construction des objets individuellement ne s'est pas faite.

Par contre dans la 2ième ligne, $(OBJECTS) contient la liste de tous mes objets. Là j'en suis sur parce que j'ai l'echo de la commande sur le terminal (cmd.exe).

Par contre si je mets :

Code:

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1 2	kernel:$(KERNEL_OBJECTS) g++ -o $(OUTPUT) $(OBJECTS)

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C'est le code suivant qui connait pas $(OBJECTS_DIR)

Code:

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1 2	$(OBJECTS_DIR)/%.o: %.cpp %.h g++ -c -o $@ $<

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GCC me renvoie "No rule to make target `../debug/obj/Kfile1.o', needed by `kernel'. Ce qui me fait dire que $(OBJECTS_DIR) ne contient pas "../debug/obj" comme je lui ai pourtant mis dans :

Code:

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kernel: OBJECTS_DIR = $(KERNEL_OBJECTS_DIR)

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Flo.

Les affectations de variables ne peuvent pas se trouver dans les règles.
Une règle étant toute la partie:

Code:

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1 2	cible: dependances commandes

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Il y a un exemple dans la doc de gnu make qui semble correspondre à ce que tu veux faire:
http://www.gnu.org/software/make/man...#Eval-Function

Je crois que tu te fourvoies là :

http://www.gnu.org/software/make/man...t_002dspecific

Ou alors j'ai pas compris ta réponse.

Par contre, je pense que les targets sont définies à la lecture du makefile et ne peuvent être modifiées en cours de make.

Et ça c'est que j'essayais de faire : modifier une variable dans une règle (ce qui fonctionnait et ça j'en suis sur) puis utiliser cette variable modifiée comme nom de target en cours de make.

Même si je n'ai pas trouvé quelque chose pour étayer cela, je pense que c'est pour ça que ma solution ne fonctionne pas. Du coup je suis passé à une autre façon de faire.

Dans tous les cas, merci pour la réponse.

Flo.