AMD affirme que la technologie des transistors permettra de maintenir la loi de Moore pendant 6 à 8 ans
AMD affirme que la technologie des transistors permettra de maintenir la loi de Moore en vie pour les six à huit prochaines années,
mais elle pourrait coûter plus cher
Le fabricant de puces AMD a laissé entendre que la nouvelle technologie des transistors maintiendra la loi de Moore en vie pour les six à huit prochaines années, mais comme on peut le deviner, elle coûtera plus cher. « Nous allons avoir une puissance plus faible, mais cela va coûter plus cher », a déclaré Mark Papermaster, directeur technique d'AMD.
La loi de Moore, principe selon lequel le nombre de transistors incorporés dans une puce de circuit intégré densément peuplée double approximativement tous les deux ans, se rapproche rapidement de ce qui est considéré comme des obstacles insurmontables. En d'autres termes, comme de plus en plus de transistors sont réunis dans une zone limitée, les ingénieurs manquent d'espace. Alors que la loi de Moore pousse à l'innovation en matière de fabrication, chaque génération successive de semi-conducteurs devient de plus en plus coûteuse à fabriquer. Ces augmentations de coûts ont laissé peu d'entreprises capables de continuer à développer des technologies de pointe.
En 1965, l'informaticien Gordon Moore a émis pour la première fois l'hypothèse que le nombre de transistors et d'autres composants dans un circuit intégré dense doublerait ainsi que la vitesse et la capacité des ordinateurs, tous les deux ans environ. Mais plus de 55 ans plus tard, le nombre de transistors que l'on peut entasser sur une seule puce a presque atteint sa limite.
AMD prévoit toujours de commercialiser de nouvelles puces basées sur son architecture Zen 4 l'année prochaine, notamment Bergamo, qui vise à concurrencer les puces basées sur Arm pour le cloud-native computing. Lors d'un entretien avec Aaron Rakers, analyste de Wells Fargo, au TMT Summit du groupe financier, Mark Papermaster, directeur technique d'AMD, a parlé des orientations futures et de la feuille de route à court terme de l'entreprise.
Aaron Rakers, analyste de Wells Fargo, a posé des questions sur la famille Zen et son architecture à base de chiplets par rapport à l'architecture monolithique des processeurs d'Intel, et s'est demandé si cette approche continuerait à servir AMD au cours des quatre ou cinq prochaines années, ou si une autre approche novatrice pourrait être nécessaire.
« L'innovation trouve toujours un moyen de contourner les obstacles, a déclaré Papermaster. Je peux voir une nouvelle technologie de transistor passionnante pour les six à huit prochaines années, et je vois très clairement les progrès que nous allons faire pour continuer à améliorer la technologie des transistors, mais ils sont plus chers. »
Dans le passé, les fabricants de puces comme AMD et Intel pouvaient doubler la densité des transistors tous les 18 à 24 mois et rester dans la même enveloppe de coûts, mais ce n'est plus le cas, a affirmé Papermaster. « Donc, nous allons avoir des innovations dans la technologie des transistors. Nous allons avoir plus de densité. Nous allons avoir une puissance plus faible, mais cela va coûter plus cher. Il faut donc changer la façon dont les solutions sont assemblées », a-t-il déclaré.
Selon Papermaster, cette question a déjà été abordée en partie avec l'architecture Infinity d'AMD, qui a permis l’adoption de l’approche modulaire de l'architecture chiplet, dans laquelle une puce est construite à partir de plusieurs matrices, éventuellement fabriquées à l'aide de différents nœuds de processus, et reliées entre elles par une interconnexion standardisée. « Les chiplets sont vraiment un moyen de repenser l'avenir de l'industrie des semi-conducteurs », a-t-il déclaré.
Cela « maintiendra l'innovation et nous garderons, je dirais, un équivalent de la loi de Moore, ce qui signifie que vous continuez à doubler réellement cette capacité tous les 18 à 24 mois, [c'est] l'innovation autour de la façon dont la solution est mise en place », a-t-il ajouté. Selon Papermaster, cela signifie que l'avenir sera hétérogène, bien que nous ayons déjà emprunté cette voie au niveau des systèmes si l'on considère la manière dont les CPU et les GPU sont associés pour accélérer certaines charges de travail.
« Vous allez donc devoir utiliser des accélérateurs, l'accélération des GPU, des fonctions spécialisées, le calcul adaptatif comme nous l'avons acquis avec Xilinx, qui a fermé en février de cette année », a-t-il dit. « Ces éléments vont devoir se combiner, et vous allez assister à une innovation considérable dans la façon dont ils s'assemblent, ce qui nous permettra de garder le rythme, et nous le devons, car il suffit de regarder les exigences de l'informatique, elles n'ont pas ralenti d'un iota. En fait, elles augmentent rapidement avec l'IA qui devient de plus en plus prévalente », a expliqué Papermaster.
Parallèlement, les clients du cloud hyperscale demandent de plus en plus de plates-formes optimisées pour les principales charges de travail, notamment en termes de performances et d'efficacité énergétique, ce qui a influencé le développement d'AMD, selon M. Papermaster. Parlant du processeur Epyc "Genoa" de quatrième génération récemment lancé, il a affirmé qu'il offrait aux clients un avantage en termes de coût total de possession, et ce, en temps opportun.
« Ce que Genoa fait, c'est tirer parti du fait que nous avons pris le complexe du processeur et l'avons fait passer de 7 nm à 5 nm. Rappelez-vous ce que j'ai dit précédemment, les nouveaux transistors vous donnent toujours plus de densité et plus de performance par watt. Nous avons donc combiné 5 nm sur le CPU avec nos techniques de conception, et nous avons amélioré de 48 % l'efficacité du calcul », a déclaré Papermaster. « Il s'agit donc d'un énorme gain générationnel en termes de performances par watt. Et c'est ainsi que nous sommes capables de passer de 64 cœurs à 96 cœurs dans un seul socket. »
AMD tente également d'offrir plus de choix aux clients hyperscale
« Notre pile a une couverture incroyable de haut en bas maintenant, avec le type de granularité dont nos clients ont besoin pour vraiment couvrir l'hyperscale, et nous ajoutons au premier semestre de cette année, ce que nous appelons Bergamo, qui sera avec notre Zen 4c », a-t-il déclaré. Bergamo est toujours Zen 4, il exécute un code comme Genoa, mais il est deux fois plus petit, a ajouté Papermaster, qui sera en concurrence directe avec Graviton et les solutions basées sur Arm où la fréquence maximale n'est pas requise.
« Disons que vous exécutez des charges de travail comme les charges de travail Java, ou des charges de travail de débit qui n'ont pas besoin d'exécuter la fréquence maximale, mais vous avez besoin de beaucoup de cœurs. Nous les ajouterons donc au cours du premier semestre de 2023. Puis, plus tard en 2023, nous ajouterons le Siena, qui est une variante destinée au secteur des télécommunications. Nous sommes donc très, très excités par la croissance de notre TAM dans le domaine des serveurs », a-t-il déclaré.
Siena, qui a été révélé lors de l'événement Financial Analyst Day d'AMD en juin, est apparemment conçu pour les applications de télécommunications et de périphérie intelligentes, et sera donc potentiellement en concurrence avec la famille Xeon D d'Intel, qui dispose de fonctions intégrées de mise en réseau et de qualité de service (QoS).
Papermaster a également mentionné Genoa-X, qui est une version de la quatrième génération de processeurs Epyc, mais avec plus de 1 Go de cache L3 empilé directement sur la matrice du processeur afin de stimuler les charges de travail à haute performance comme l'EDA (automatisation de la conception électronique) ou le traitement des bases de données. Cette puce est également attendue en 2023.
En réponse à une question sur l'acquisition par AMD du spécialiste des FPGA Xilinx et du fournisseur de réseaux Pensando, Papermaster a déclaré : « Je ne pense pas que les gens réalisent à quel point ces acquisitions ont été importantes pour compléter le portefeuille d'AMD. » Avec Xilinx, c'est le "calcul adaptatif", a-t-il affirmé, expliquant qu'il ne s'agissait pas seulement de FPGA, mais de la capacité pour Xilinx de combiner un FPGA avec des cœurs de processeurs Arm ou même d'implémenter des cœurs Arm en utilisant un FPGA.
« Et avec Pensando, nous disposons d'une SmartNIC programmable qui est absolument une pièce maîtresse. Il est adopté dans les environnements hyperscale et dispose de 144 moteurs P4 », a déclaré Papermaster. Le P4 est un langage de programmation permettant de contrôler les plans de transfert de paquets dans les dispositifs de mise en réseau, et il est susceptible de jouer un rôle dans les microservices dans le centre de données, a-t-il ajouté. Enfin, Papermaster a laissé entendre qu'AMD n'a pas complètement abandonné l'idée d'un processeur serveur basé sur Arm.
« Nous avions une approche de conception qui allait rendre le design personnalisé de l'Arm pour AMD aussi performant que le x86, mais l'écosystème n'était pas là. Nous avons donc continué à nous concentrer sur le x86 et nous nous sommes dit qu'il fallait surveiller l'espace dans Arm », a-t-il déclaré, notant que « Arm développe maintenant un écosystème plus robuste. » Papermaster a déclaré que la stratégie actuelle d'AMD consiste à « maintenir nos performances x86 de manière à ce qu'elles constituent une capacité de leadership ».
VTFET pour surmonter les limites de la loi de Moore
Lors de l'IEDM, une conférence internationale sur les semi-conducteurs, IBM et Samsung ont annoncé avoir trouvé un moyen astucieux d'augmenter la densité de transistors sans en réduire leur taille. Plutôt que de les graver horizontalement, côte à côte, ils seront placés tout simplement à la verticale, telle une forêt. Cette technique a été baptisée Vertical Transport Field Effect Transistors (VTFET), ou transistors à effet de champ à transport vertical.
Le nouveau concept VTFET est censé succéder à la technologie FinFET actuelle, utilisée pour certaines des puces les plus avancées d'aujourd'hui, et pourrait permettre de créer des puces encore plus denses en transistors qu'aujourd'hui. Étant donné que la nouvelle conception empilerait les transistors verticalement, ce qui permettrait au courant de circuler de haut en bas de la pile de transistors au lieu de la disposition horizontale côte à côte actuellement utilisée sur la plupart des puces.
Le procédé VTFET permet de surmonter de nombreux obstacles aux performances et aux limites de la loi de Moore, car les concepteurs de puces tentent de faire tenir plus de transistors dans un espace fixe. Il influe également sur les points de contact des transistors, permettant un flux de courant plus important avec moins de gaspillage d'énergie. Globalement, la nouvelle conception vise à multiplier par deux les performances ou à réduire de 85 % la consommation d'énergie par rapport aux solutions finFET.
IBM et Samsung citent également quelques cas d'utilisation possibles ambitieux pour la nouvelle technologie, évoquant l'idée de « batteries de téléphones portables qui pourraient tenir plus d'une semaine sans être rechargées, au lieu de quelques jours », de minage de cryptomonnaies ou de cryptage de données moins énergivores, et d'appareils IoT ou même de vaisseaux spatiaux encore plus puissants. Récemment, IBM a annoncé la percée technologique des puces en 2 nm, qui permettra à une puce de contenir jusqu'à 50 milliards de transistors dans un espace de la taille d'un ongle. L'innovation VTFET se concentre sur une toute nouvelle dimension, qui offre une voie vers la poursuite de la loi de Moore.
Source : AMD CTO Mark Papermaster
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Envoyé par mith06
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