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Programmation parallèle, calcul scientifique et de haute performance (HPC) Discussion :

L'Europe achève la première phase du projet d'indépendance du silicium


Sujet :

Programmation parallèle, calcul scientifique et de haute performance (HPC)

  1. #1
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    Avatar de dourouc05
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    Par défaut L'Europe achève la première phase du projet d'indépendance du silicium
    Le processeur européen pour superordinateur prend forme,
    l'EPI détaille ses réflexions en vue d'un premier processeur en 2021

    L’Union européenne a prévu un budget d’un milliard et demi d’euros pour le développement d’un processeur orienté supercalculateurs (pas tellement un processeur généraliste, comme la Chine). La conférence EuroHPC Summit a eu récemment lieu en Pologne et a permis de dévoiler quelques détails sur le processeur en cours de développement.

    Philippe Notton est en charge du projet (il est administrateur délégué de l’EPI) et a annoncé que le processeur sera composé de plusieurs composants indépendants : des cœurs ARM, des cœurs RISC-V, de la mémoire HBM, au moins. Trois générations sont d’ores et déjà prévues : Rhea, qui devrait arriver en 2021 et devrait être utilisée dans des prototypes de superordinateurs d’un exaflops ; Cronos, dès 2022, pourrait arriver dans les premiers superordinateurs en production ; la troisième génération n’a pas encore de nom, mais devrait arriver dès 2024 et être utilisée dans la deuxième vague de superordinateurs. Si tout se passe bien, ces puces auront une déclinaison entreprise, à direction du marché des serveurs.


    Toute la technologie intégrée dans ces processeurs ne sera pas forcément européenne. L’architecture ARM a été développée par la société britannique ARM, désormais rachetée par le conglomérat SoftBank (le côté européen étant déjà entaché par le Brexit). La mémoire HBM n’est pas fabriquée par des Européens non plus. L’architecture RISC-V a débuté dans une université américaine, Berkeley. Les différentes parties du processeur seront rassemblées par un interposeur, la manière des pucettes. Pour le moment, il n’existe que deux technologies pour y arriver : Intel EMIB et TSMC CoWoS — aucune d’entre elles n’est européenne, d’ailleurs.

    Les cœurs ARM serviront de contrôleurs principaux, avec des processeurs auxiliaires : les cœurs RISC-V (conçus par l’EPI), des processeurs vectoriels (Kalray MPPA — massively parallel processor array, conçus en France), des FPGA (conçus par Menta, encore une société française). Tous ces éléments seront inclus dans un interposeur, avec une architecture en grille : les contrôleurs (DDR, PCIe, HBM) seront connectés sur ce même réseau.


    Plus précisément, les MPPA sont prévus pour le calcul de haute performance dans des à faible consommation (embarqué, réseau, stockage). Ils serviront probablement plus dans la déclinaison automobile des processeurs, mais pourraient se faire une place de choix dans des superordinateurs pour certaines opérations de réduction.

    Le FPGA sera, bien évidemment, entièrement reconfigurable. A priori, il ne s’agira pas d’un modèle embarquant une série de composants extérieurs, au contraire de Xilinx Versal : la société Kalray se concentre sur la conception d’un FPGA que l’on peut embarquer dans n’importe quelle conception de puce.

    Côté ARM, les cœurs seront conçus par EPI. Ils intégreront les extensions vectorielles SVE (créées par Fujitsu et ARM pour les ARM64FX, qui seront utilisés dans le Post-K, le prochain superordinateur japonais). Il n’est pas impossible qu’on ait droit à la deuxième version de ces instructions, mais plus probablement encore les instructions TME pour la mémoire transactionnelle.

    Les cœurs RISC-V formeront l’accélérateur EPAC, avec jusque huit processeurs vectoriels par accélérateur (un accélérateur occupant une case dans la grille du processeur). Ils partageront le cache L2. Pour accélérer les opérations de calcul, les opérations de pochoir seront incluses (pour n’effectuer des calculs que sur une partie d’un registre vectoriel). Une unité orientée réseaux neuronaux sera aussi développée dans ce contexte, mais ne sera pas incluse dans les processeurs pour superordinateurs.

    L’équilibre entre ARM et RISC-V est difficile à trouver : entre les frais de licence ARM et les risques liés à l’architecture RISC-V (pas encore mature). La situation continuera à évoluer dans les années à venir, avec différents nombres de cases ARM ou RISC-V dans les processeurs proposés.

    L’objectif, à terme, est cependant de disposer d’un processeur entièrement européen, quitte à arriver plus tard sur le marché. Pour y arriver, il faudra développer fortement l’écosystème existant, notamment au niveau de la production — et obtenir des avantages en dehors des superordinateurs, avec une industrie des semi-conducteurs bien plus développée qu’actuellement.

    Source : Europe’s Homegrown HPC Compute Begins To Take Shape.

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  2. #2
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    Comme d'habitude, on va dépenser beaucoup de sous pour créer une infrastructure qui permettra d'avoir des CPUs pour faire du 'super-computer'.
    A l'inverse, la méthode chinoise permet d'assurer une pérennité industrielle grâce justement au caractère générique de leur CPU qui trouvera naturellement d'autres applications en dehors du marché limité des 'super-computer'.

    Au final il faudra aussi payer des licences ARM et je ne sais pas quoi d'autre encore juste pour avoir la possibilité de faire une dizaine de gros jouets que les citoyens européens lambda ne pourrons même pas utiliser.

    Si réellement :
    L’objectif, à terme, est cependant de disposer d’un processeur entièrement européen, quitte à arriver plus tard sur le marché. Pour y arriver, il faudra développer fortement l’écosystème existant, notamment au niveau de la production — et obtenir des avantages en dehors des superordinateurs, avec une industrie des semi-conducteurs bien plus développée qu’actuellement.
    Je ne crois pas que la méthode proposée soit adaptée.
    Ceux qui abandonnent une liberté essentielle pour une sécurité minime et temporaire ne méritent ni la liberté ni la sécurité.
    Benjamin Franklin

  3. #3
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    Par défaut projection vers la MEM RESISTOR QUANTIQUE
    Il faudrait faire le lien avec la mémoire universelle (MEM RESISTOR ) comme co processeur arithmétique et une partie quantique qui est déjà expérimentée au CERN et à GRENOBLE . Après il aurait plutôt fallu prendre des CPU auprès de STMICRO et monter une usine de gravage en extrême UV mais comme d'hab quand on voit que le directeur de la BPI annonce qu'une unité de gravage à 3 nm est trop chère en Europe alors qu'on a 500 millions de consommateurs et 100 millions de véhicules , on a largement de quoi couvrir les coûts fixes avec des applications multi coeurs dans les téléphones et les calculateurs de voitures ou de camions lol

  4. #4
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    Par défaut L'Europe achève la première phase du projet d'indépendance du silicium
    L'Europe achève la première phase du projet d'indépendance du silicium,
    un effort qui réduira la dépendance à l'égard des importations, améliorera les capacités souveraines

    L’Union européenne a prévu un budget d’un milliard et demi d’euros pour le développement d’un processeur orienté supercalculateurs (pas tellement un processeur généraliste, comme la Chine). L'Initiative pour les processeurs européens (EPI) a conclu la première phase de ses efforts visant à créer des puces fabriquées en Europe, un effort qui espère-t-on, réduira la dépendance à l'égard des importations, améliorera les capacités souveraines et créera le premier superordinateur escale du continent. Ces résultats découlent de trois grands domaines de recherche et d'innovation, les volets processeur universel (GPP), accélérateur (EPAC) et automobile, complétés par un certain nombre d'activités communes.

    « Chez SiPearl, nous sommes très fiers de donner vie au projet commun de l'Initiative européenne pour les processeurs. Nous avons travaillé dur en étroite collaboration avec les 28 partenaires de l'initiative - la communauté scientifique, les centres de supercalcul, les grands noms de l'industrie et les start-ups innovantes - qui sont nos parties prenantes, nos futurs utilisateurs et nos clients. Avec la sortie du processeur Rhea (, la première génération de l'implémentation du processeur universel (GPP) de l'EPI et de ses futurs dérivés), nous allons tous contribuer à assurer la souveraineté européenne dans les applications HPC telles que la médecine personnalisée, la modélisation du climat et la gestion de l'énergie », a déclaré Philippe Notton, fondateur et PDG de SiPearl.

    L'initiative européenne pour les processeurs (EPI) est un projet regroupant 28 partenaires de 10 pays européens visant à rendre l'UE indépendante en matière de technologies et d'infrastructures de puces de calcul haute performance (HPC), est fière de présenter les principaux résultats obtenus lors de la première phase (2018-2021). Atos, leader mondial de la transformation numérique, de la cybersécurité, du cloud et du calcul intensif, est le partenaire principal du volet processeur universel (GPP). Avec SiPearl, la société qui commercialise le processeur européen haute performance et basse consommation, et d'autres partenaires de l'EPI, ils ont défini les spécifications architecturales de Rhea, la première génération de l'implémentation du processeur polyvalent (GPP) de l'EPI et de ses futurs dérivés.

    Nom : roadmap.png
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    Avec 29 cœurs RISC-V, l'architecture Arm Neoverse V1 utilisée par SiPearl pour concevoir Rhea offrira une solution efficace, évolutive et personnalisable pour les applications HPC. Les décisions architecturales ont été prises selon une méthodologie de co-conception et en analysant les performances des blocs de propriété intellectuelle avancés. SiPearl a également optimisé un réseau sur puce (NoC) évolutif permettant des transferts de données à haute fréquence et à large bande passante entre les cœurs, les accélérateurs, les entrées/sorties (IO) et les ressources de mémoire partagée.

    Pour permettre un développement logiciel précoce et une estimation des performances du processeur EPI alors que le GPP était encore au stade de la mise en œuvre, un prototype virtuel de GPP a été conçu et utilisé.

    « Nous sommes fiers d'avoir réussi à concevoir un puissant GPP en exploitant des technologies de pointe et des IPs construites et déployées exclusivement par des universités et des leaders industriels européens. Nous sommes convaincus que nous démontrerons bientôt le rôle instrumental de ce GPP dans la mise en place d'une machine de calcul escale européenne, la prochaine percée dans le domaine du HPC que le monde attend », a déclaré Emmanuel Ego (Atos), Stream Leader.

    Mémoire

    Les contrôleurs de mémoire sont l'une des IP les plus critiques en ce qui concerne les performances des GPP. Pour aider à évaluer les choix architecturaux, le CEA a développé une plateforme de simulation complète avec des instruments spécifiques pour analyser l'efficacité du contrôleur dans le pilotage des mémoires HBM2E à large bande passante. La plateforme permet une analyse efficace de l'interface du dispositif de mémoire grâce au décodage et au suivi de toutes les commandes et données de la mémoire. Le sous-système HBM2E a été simulé avec de multiples modèles aléatoires et directifs ciblant différentes formes de trafic et impliquant toutes les caractéristiques du contrôleur dans le maintien de l'efficacité de HBM2E.

    Sécurité

    Un certain nombre de fonctions de sécurité embarquées de pointe et de technologies clés ont également été conçues dans ce domaine. Il s'agit notamment de l'IP de sécurité autonome du système de gestion de la sécurité (SMS) développé par ProvenRun, qui fournit une IP de sécurité souveraine, certifiée selon des critères communs, pour les processeurs HPC et périphériques.

    Pour renforcer encore la sécurité, l'Université de Pise a fourni un ensemble d'IP cryptographiques, appelé Crypto Tile, intégré dans le GPP Rhea de SiPearl. Il s'agit d'un module de sécurité matériel doté de services de sécurité complets pour la cryptographie symétrique (AES avec 9 modes de chiffrement), asymétrique (ECC, ECDSA, ECIES, ECDH) et de hachage (SHA2/SHA3) haut de gamme, offrant plusieurs ordres de grandeur d'augmentation du débit et de réduction du coût énergétique par rapport à une solution logicielle.

    La Crypto Tile comprend également un stockage sécurisé des clés et une configuration IP sécurisée, une protection contre les attaques par canal latéral, une véritable génération de nombres aléatoires (TRNG) sur puce, la prise en charge des pilotes du noyau Linux, des longueurs de clés extrêmes pour des niveaux de sécurité maximaux et un débit de (dé)chiffrement à grande vitesse grâce à l'interface AXI4 vers le DMA et les cœurs programmables Arm ou RISC-V. La prise en charge de la cryptographie post-quantique est également assurée grâce à l'implémentation en temps réel d'algorithmes Lattice tels que les cristaux Kyber et Dilithium.

    Puissance

    Étant donné l'importance de réduire l'empreinte carbone des systèmes de calcul de la future génération et de permettre des capacités de calcul plus élevées dans l'électronique à l'échelle post-Dennard, le calcul économe en énergie a été un élément clé de l'EPI dès le départ. À cette fin, un contrôleur de puissance open-source basé sur RISC-V a été conçu par l'Université de Bologne et l'ETH Zurich et intégré au processeur Rhea, exploitant des algorithmes de contrôle et d'intelligence artificielle (IA) avancés pour la gestion de l'énergie des systèmes sur puce (SoC) à grande échelle.

    En outre, en s'appuyant sur la technologie de STMicroelectronics en matière de solutions d'alimentation, Atos et E4 Computer Engineering ont conçu et fabriqué la plate-forme de référence de régulation et de gestion de la tension pour tester le contrôleur de gestion de la carte (mappé à l'intérieur d'un réseau de portes programmables par l'utilisateur, ou FPGA).

    Le projet EPI GPP a atteint le statut d'achèvement du niveau de transfert de registre (RTL) à la suite de la première phase du projet EPI. La mise en œuvre de la conception complète Rhea est actuellement au stade de la validation à l'aide d'émulations. Le principal résultat des activités liées au processeur polyvalent de la première phase d'EPI, le processeur Rhea, sera déterminant pour le lancement des superordinateurs exascale européens en 2023.

    Accélérateurs

    Le flux d'accélérateurs d'EPI a pour objectif de fournir une accélération économe en énergie pour les charges de travail de calcul intensif et d'intelligence artificielle. Avec la preuve de concept de la puce d'essai European Processor Accelerator (EPAC), l'IMA a démontré qu'il est possible de créer une conception exclusivement européenne, tandis que l'utilisation d'architectures de jeu d'instructions (ISA) open-source garantit l'absence de licences propriétaires et de restrictions à l'exportation.

    Cette filière a pleinement adopté la philosophie du logiciel libre, qui consiste à donner et à recevoir, en contribuant à l'expansion de l'écosystème RISC-V et en enrichissant la base de données du compilateur LLVM. Les systèmes EPAC et les véhicules de développement de logiciels FPGA utilisent pleinement le système d'exploitation Linux et contribuent à la communauté avec des correctifs, des pilotes de périphériques et des fonctionnalités supplémentaires pour des progiciels HPC open-source populaires tels que OpenMP et MPI. En outre, certaines parties du matériel, comme le STX (accélérateur de stencil/tensor), ont été développées selon une approche open source sous licence permissive autour de la plate-forme PULP.

    "Le volet accélérateur de l'EPI a prouvé avec force que l'approche vectorielle RISC-V a le potentiel de transformer le secteur du calcul intensif, avec des architectures conçues en Europe capables de fournir de hautes performances avec un faible budget énergétique", a commenté Jesús Labarta (Barcelona Supercomputing Center), responsable du volet. "Ce travail incarne également les traditions européennes de science ouverte et de collaboration. Des partenaires de toute l'Europe ont uni leurs forces pour créer quelque chose qu'aucune organisation n'aurait pu réaliser seule. En travaillant avec des technologies et des projets open-source, le courant EPAC a contribué à étendre l'écosystème RISC-V, rendant cette technologie viable pour un nombre croissant d'applications à l'avenir."

    L'objectif d'EPAC est de fournir une preuve de concept pour les architectures vectorielles RISC-V de conception européenne pour l'accélération du calcul intensif. Une série de technologies a été développée à cette fin :

    • l'unité de traitement vectoriel (VPU) d'EPAC, conçue par BSC et UNIZG, montre que l'utilisation d'architectures RISC-V à vecteur long pour le calcul haute performance est une approche viable, offrant de hautes performances avec un faible budget énergétique, et qu'elle peut être étendue à l'avenir. L'unité vectorielle est pilotée par le cœur RISC-V Avispado de Semidynamics, spécialisé dans les vecteurs, et par la technologie Gazzillion Misses pour un traitement économe en énergie ;
    • l'accélérateur de stencils et de tenseurs (STX), basé sur RISC-V, dédié et flexible, conçu par l'ETH Zurich et Fraunhofer, exploite les unités de traitement de stencils pour offrir une efficacité énergétique et une programmabilité exceptionnelles pour les charges de travail d'apprentissage automatique et de stencils ;
    • parallèlement, l'accélérateur à précision variable (VRP), conçu par le CEA, améliore l'efficacité et la fiabilité des applications scientifiques de calcul à haute performance, telles que les simulations multiphysiques ;
    • la puce de test EPAC comprend également de multiples banques distribuées de cache L2 partagé et de nœuds d'origine de cohérence (L2HN) conçus par FORTH et CHALMERS et optimisés pour les besoins en bande passante élevée des unités de traitement vectoriel tout en offrant une vue cohérente du système de mémoire qui facilite la programmabilité multi-cœur ;
    • toutes les unités de traitement et les banques L2HN partagées sont connectées via un NoC haute vitesse de manière modulaire, ce qui permet au système d'évoluer. la puce de test comprend également une technologie SERDES avancée pour une communication hors puce et inter-puces à très large bande passante. Le NoC et les SERDES ont été conçus par Extoll ;
    • le PCB (carte fille) permettant de tester la puce de test EPAC a été conçu et développé par E4 Computer Engineering. L'EPAC offre une programmabilité exceptionnelle, avec des codes génériques exécutés avec succès sur la puce de test avec des modifications minimales et un véhicule de développement logiciel pour aider les programmeurs. Il s'agit d'un véritable exemple de co-conception, avec un système d'intégration continue et une application rapide des améliorations en réponse au retour d'information.

    « J'ai été ravi de reprendre la gestion d'un courant réussi, à mi-parcours du projet, qui a été en mesure de fournir un très haut niveau de co-conception, un ensemble complet de benchmarks, et des plateformes de simulation utiles qui ont permis au projet d'envisager l'architecture du processeur, la gestion efficace de l'énergie, et de commencer à fournir des bibliothèques adaptées au nouveau système. Je tiens à remercier Romain Dolbeau, qui a lancé le projet, ainsi que tous les chefs de projet et les équipes pour leur passion et leur esprit de collaboration », a déclaré Jean-François Blanc (Atos), chef du groupe de travail.

    Source : EPI

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    Voir aussi :

    Le processeur européen pour superordinateur prend forme, l'EPI détaille ses réflexions en vue d'un premier processeur en 2021

    Le supercalculateur Jean Zay de la France est maintenant le premier HPC qui peut fonctionner à la lumière, plutôt qu'au courant électrique

    L'Amérique va se doter de Perlmutter, le superordinateur d'IA « le plus puissant » du monde, pour créer la carte 3D la plus détaillée de l'univers

    L'UE adopte l'architecture RISC-V sur supercalculateurs, les puces de 22 nm ont passé les premiers tests, en exécutant un programme « hello world »
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  5. #5
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    Par défaut Reprendre les micro processeur à intégration photonique de photos intriqués de PASCAL
    Il faudrait plutôt développer les cpu à photons intriqués de PASCAL. Ca sera plus efficace pour la micro informatique surtout avec 100 Qbits pour 2^100-1 opérations instantanées . Surtout pour la crypto quantique

  6. #6
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    pourquoi intégrer de l'arm est pas faire un soc 100% risc-V dépourvue donc de licence américaine ?
    le cas huawei n'est pas anodin et si on veut être indépendant il y'a pas de demi mesure.

    la russie à sa propre processeur (Elbrus) basé sur l'architecture spark (architecture libre), capable de faire tourner du code x86/x64
    certe sa vol pas haut niveau perf mais ils sont indépendant.

  7. #7
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    Par défaut Quand on fait les choses à moitier
    Je trouve l'idée bonne (peu importe la technologie choisie), mais la réalisation idiote, car savez-vous où vont être les usines qui les feront ?

    À Taïwan, donc toujours le problème d'indépendance et d'acheminement (risque de pénurie...).

    Tant qu'ils n'auront pas compris qu'il faut tout faire de bout en bout chez nous ou au pire en Europe, il y aura toujours les mêmes problèmes qui reviendront.

  8. #8
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    Par défaut
    Ou en est t-on de la souveraineté alimentaire ? de l’indépendance militaire ? de l’indépendance sur les microships ?
    Voici la méthode de mon chef:

    copy (DateTimeToStr(Now),7,4)+
    copy (DateTimeToStr(Now),4,2)+copy (DateTimeToStr(Now),1,2)+copy (DateTimeToStr(Now),12,2)+
    copy (DateTimeToStr(Now),15,2)+copy (DateTimeToStr(Now),18,2)

    Je lui ai dit que FormatDateTime irait surement mieux


  9. #9
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    Citation Envoyé par Cpt Anderson Voir le message
    Ou en est t-on de la souveraineté alimentaire ?
    j'ai l'excuse de Bruxelles: la chine n'est pas indépendante aussi

    de l’indépendance militaire ?
    la France est pas trop mal je trouve, on fabrique des armes même meilleurs que les riquains

    de l’indépendance sur les microships ?
    hélas, je rejoins pas le discours optimiste Mr Breton... il va falloir des centaines de milliards d'investissements pour rivaliser avec Taiwan.
    et imposé que ces chips soit utilisé dans la fonction publique ( ordinateurs des écoles, hopitaux, ministres...) et dans les appareils embarqués publique que privée (tank, appareil médicaux, voitures et avions...).

    après pas besoin d'attendre du 3nm pour être compétitif, l'embarqué et les pc des fonctionnaires peuvent parfaitement fonctionner avec du 28nm (stmicro a des fonderie en europe de cette finesse)
    je suppose qu'en faisant tourner la planche à billet efficacement on pourrait avoir du 14-12nm assez vite, mais au dela je pense qu'il faut 300 milliards d'€ de budget et une bonne décennie.
    mais avec juste 42 milliards je vois pas trop ou on va aller

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