Discussion :

[Ju4li]

Bonjour a vous,

Je suis débutante en traitement du signal. Dans mes cours, nous avons vu les puissances de calcules des DSP en MIPS ou MMACS.
Pour mes partiels, je m'entraine avec les questions des années précédentes sans avoir la correction (sauf mon cours bien entendu).
L'une d'entre elles est :
"En supposant une Fe= 48 kHz, quel est le nombre maximal d’instructions réalisable entre deux échantillons consécutifs par un DSP doté d’une puissance de calcul égale à 60 MIPS*?"
Pour moi; Le nombre d'instructions est donc 60xTe. Mais je ne sais pas si cela est juste et ce que signifie vraiment "entre deux échantillons". (la formule n'est pas dans mon cours.)

Je vous remercie et je vous souhaite de passé une bonne journée.
Cordialement.

[Vincent PETIT]

Salut
Presque ! La réponse est 60x10⁺⁶ ÷ 48x10⁺³ = 1250 instructions

Mais je ne sais pas si cela est juste et ce que signifie vraiment "entre deux échantillons"

Je ne sais pas vraiment ce que tu attends comme explications ?

"Fe" c'est ce qu'on appelle la fréquence d'échantillonnage, 1/Fe est donc le temps qui s'écoule entre deux échantillons soit 0,000020833 seconde. Sachant que 60MIPS équivaut à 0,000000017 seconde par instruction, il n'y a plus qu'à diviser 0,000020833 seconde / 0,000000017 seconde. Sur un DSP tu vas mesurer via un ADC des signaux au rythme de "Fe", que tu auras choisi afin de respecter le critère de Nyquist Shannon, cette mesure correspond a prendre un échantillon du signal à un instant T et de le mettre en mémoire puis tu feras des opérations mathématiques avec mais ton DSP a intérêt a avoir terminé son traitement pour ne pas louper l'échantillons suivants. Ici tu dois t'assurer que le dit calcul, imaginons une moyenne mobile exponentielle, ne prend pas plus de 1250 instructions.

[grizzli06]

@ Vincent:
Explication limpide et exacte bien sûr, et comme je m'intéresse à ce sujet des filtres digitaux, je cherche la même réponse mais pour des FPGA comme le XILINX Spartan 6 XC6SLX9 et le très ancien XYLINX 3030.

Or dans les datasheet je ne trouve pas simplement le nombre de MIPS (comme c'est le cas pour les DSP): saurais-tu me dire comment trouver la réponse à la même question avec ce XILINX Spartan 6 XC6SLX9 et le XYLINX 3030 ?

Mille mercis,

[Vincent PETIT]

Salut,
J'ai fait nettement moins de FPGA mais sur ce type de composant, c'est plus compliqué.

Entre les opérations synchrones, asynchrones et l'implémentation logique que tu vas décidé de faire cela aura une influence sur la notion "d'instruction". D'ailleurs cette notion d'instruction est non adaptée ici, elle n'a même pas de sens car il n'y a pas de notion d'opcode comme sur un DSP ou un microcontrôleur. Dès qu'il y a un processeur on sait ce qu'un opcode ("Add" par exemple, addition entre deux registres.) fait dans l'unité arithmétique et logique, et sa durée. Dans ton FPGA c'est toi qui va créer ton "Add" mais il pourrait faire plus chose qu'un "Add" de DSP !

Il faut que tu vois les choses autrement que par les MIPS qui sont pour les processeurs

Souvent on parle en temps de propagation des portes logiques après un coup d'horloge (400 MHz, soit 2.5ns entre 2 fronts, de ce que j'ai pu lire sur le XC6SLX9). Si tu as un nombre incroyable d'élément logique et synchrone les uns derrière les autres, tu devras baisser l'horloge. Ça dépend donc de ton implémentation.

Si tu implémentes des filtres FIR ou IIR, moi je commencerai par regarder les éléments logiques qui me sont nécessaires, ensuite je regarderai le temps de propagation globale du début à la fin. Une fois ce temps connu je m'occuperais de la fréquence d’échantillonnage pour être conforme (pour ne pas avoir d'aliasing)

[grizzli06]

Merci Vincent, c'est bien ce que je pensais: je suis une buse sur les FPGA et il va falloir que je bosse le sujet avant d'espérer comprendre davantage de choses...

Ce que j'avais compris jusqu'à présent c'est ce que tu as expliqué dans ta réponse, et je m'y attendais un peu !

Mille mercis