IBM, Samsung et GlobalFoundries présentent la première puce gravée à 5 nm
IBM, Samsung et GlobalFoundries présentent la première puce gravée à 5 nm
Grâce aux nouveaux transistors GAAFET
Le transistor à effet de champs (FET) est l’élément clé qui a permis le développement des semi-conducteurs en général et des microprocesseurs en particulier tels qu’on les connait aujourd’hui.
IBM a profité de la conférence Symposia on VLSI Technology & Circuits 2017 qui se tenait cette semaine à Kyoto pour annoncer qu'avec ses partenaires (GlobalFoundries et Samsung), ils ont réussi à fabriquer des puces gravées à 5 nm avec des transistors d’un nouveau genre (transistors nanosheet). Ces transistors ont une structure comparable à 1/10 000 fois l’épaisseur d’un cheveu humain.
Les premières architectures FET se basaient sur un modèle en deux dimensions (planar FET ou 2D FET), mais ce modèle a atteint ses limites. Pour permettre à l’industrie des semi-conducteurs d’évoluer, les entreprises technologiques ont mis au point une autre architecture, 3D cette fois, baptisée finFET.
La technologie finFET permet d’obtenir des transistors de très petite taille (nanomètre) à multiples grilles qui résistent mieux aux effets canaux courts comparés aux transistors planaires (en 2D FET). Cette technologie a fait une entrée remarquée avec le processus de gravure à 22 nanomètres (nm) initié par certaines entreprises à partir de 2012. La technologie finFET autorise une plus grande évolutivité des appareils, ainsi que leurs performances (de calcul, énergétique et autre).
L’alliance formée par ces trois géants technologiques a permis de mettre au point un procédé industriel viable pour la fabrication d'un nouveau type de transistors en silicium avec une finesse de gravure de seulement 5 nm.
Pour ce faire, les ingénieurs ont dû mettre au point une nouvelle architecture (la manière dont les éléments qui composent une puce sont arrangés et la nature des matériaux utilisés). Ils ont réussi à mettre des grilles tout autour des transistors nanosheet empilés afin de créer des transistors viables de type GAA (Gate-All-Around) gravés à 5 nm qui bénéficient d’une meilleure densité et de meilleures performances.
Le nouveau transistor de type GAAFET est constitué d’une grille qui entoure complètement le canal de conduction des électrons, contrairement aux autres transistors utilisant la technologie finFET. Ce canal est lui-même composé par trois couches de nanofeuilles de silicium empilées les unes au-dessus des autres. Pour ajuster les performances du canal, il suffit de modifier sa largeur. Le transistor GAAFET conserve tous les avantages de ses prédécesseurs utilisant la technologie finFET, notamment leur excellente résistance vis-à-vis des effets canaux courts.
L’un des éléments essentiels qui ont permis d’obtenir ce résultat a été l’adoption de la technique dite de lithographie par rayonnement ultraviolet extrême (EUV). Ce procédé industriel utilise un rayonnement électromagnétique à très haute énergie, avec des longueurs d’onde comprises entre 124 et 10 nm pour créer des patterns en haute résolution très complexes qu’il était impossible de réaliser jusqu’à lors.
Pour améliorer les performances électriques et de traitement de ses puces, IBM et ses partenaires ont également étudié de nouveaux matériaux ou techniques de conception très prometteurs.
De l’air a été incorporé dans les structures des nouvelles puces afin de réduire la capacitance (la quantité de charge électrique portée par un conducteur pour un potentiel électrique donné). Ces espaces remplis d’air empêchent l’accumulation de la charge électrique entre les contacts métalliques et réduisent la puissance requise pour commuter le transistor.
Les métaux utilisés pour réaliser les interconnexions sont constamment évalués et optimisés. Le cuivre a été adopté comme le composant standard dans l’industrie pour le conducteur principal. Toutefois, d’autres métaux comme le cobalt ou le ruthénium pourraient à terme se présenter comme des substituts idéals au cuivre avec l’augmentation des procédés de miniaturisation.
À consommation électrique identique, une puce GAAFET gravée à 5 nm pourrait être jusqu’à 40 % plus rapide qu’une puce gravée à 10 nm. En considérant uniquement une charge de travail identique, cette puce gravée à 5 nm pourrait s’avérer jusqu’à 75 % plus économe en énergie qu’une puce gravée à 10 nm.
Il est possible de fabriquer des puces avec des transistors FinFET gravées à 5 nm du point de vue structurel. Cependant, passer d’une puce comportant 20 milliards de transistors FinFET gravée à 7 nm, à une autre comportant 30 milliards de transistors FinFET gravée à 5 nm n’apportera pas une augmentation significative des performances (puissance de calcul, énergétique, etc.) du produit final.
D’après IBM, la loi de Moore, aujourd’hui, dans le contexte de la mise à l’échelle de l’évolution de la technologie logique, se décompose en quatre parties : densité (nombre de transistors par pouce carré d’une puce), performance, puissance et économie (le coût par transistor). Les futures puces gravées à 5 nm avec des transistors à nanosheet permettront de poursuivre sur la voie tracée par la Loi de Moore.
Source : Blog IBM, Recherche IBM, Tel Archives ouvertes
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