Discussion :

[helvethor]

Bonjour,

dans le cadre de mes révisions je voulais créer un "Registre universel" (capable de shift left et right et d'input parallèle) en VHDL. Voilà ce que j'ai fait:

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

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library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
 
entity uni_reg is
    Port ( clk : in STD_LOGIC;
     D : in  STD_LOGIC_VECTOR (2 downto 0); -- Parallel input
           DSL : in  STD_LOGIC; -- Left-coming bit
           DSR : in  STD_LOGIC; -- Right-coming bit
           S : in  STD_LOGIC_VECTOR (1 downto 0); -- Modes (nothing, shift right, shift right, store input)
           Q : out  STD_LOGIC_VECTOR (2 downto 0)); -- Parallel output
end uni_reg;
architecture Behavioral of uni_reg is
 signal Q_now, Q_next : STD_LOGIC_VECtOR (2 downto 0);
begin
 
 -- Combinatorial
 process (S, DSL, DSR, D, Q_now)
 begin
  if S = "00" then
   Q_next <= Q_now;
  elsif S = "01" then
   Q_next <= DSL & Q_now(1 downto 0);
  elsif S = "10" then
   Q_next <= Q_now(2 downto 1) & DSR;
  else
   Q_next <= D;
  end if;
 end process;
 -- Register
 process (clk)
 begin
  if rising_edge(clk) then
   Q_now <= Q_next;
  end if;
 end process;
 
 Q <= Q_now;
end Behavioral;

La partie combinatoire fonctionne. Cependant le signal Q_next n'est jamais affecté à Q_now. Pourtant le signal clk oscille bien (avec la simulation de xilinx).
Je ne comprends pas ce qui ne va pas, j'ai fait des choses similaires sur d'autre modules qui marchent bien.

Auriez-vous une idée?
Merci d'avance.

[florentw]

Bonjour,

Je pense qu'il faudrait que le premier process soit aussi en fonction de clk et non combinatorial ou changer le second process par:

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

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 process (clk)
 begin
  if rising_edge(clk) then
   Q_now <= Q_next after 1ns;
  end if;
 end process;

En espérant que ça aide

Florent

[helvethor]

Merci pour ta réponse. J'avais depuis réussi à faire marcher le registre.
En effet, le premier processus a dû être remplacé par un simple "with ... select ..." qui assignait un signale interne. Le processus s'occupe juste d'assigner le signal au port.

Bonne journée