Discussion :

[soumati23]

Bonsoir
Pouvez vous m'aider à comprendre ce code
( il s'agit normalement d'un diviseur de fréquence et d'un compteur mis en cascade)
mais j'ai pas bien saisi les différentes parties du code

merci d'avance

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

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architecture Behavioral of COMPTEUR is
signal count :  STD_LOGIC_VECTOR (7 downto 0):= "00000000";
signal clk_div : STD_LOGIC_VECTOR (25 downto 0) ;
begin
 
DIV : process (CLKIN) 
begin 
if rising_edge (CLKIN) then 
clk_div <= clk_div+1;
end if ;
end process ;
 
counter: process (clk_div) 
begin 
	 if rising_edge (clk_div(25)) 
		then count <= count+1;
		end if;
 
	end process;
 
 
		s<=count;
 
 
 
end Behavioral;

[mith06]

Bonjour,


Il existe un forum VHDL. Il faudrait peut être déplacer la discussion.

Pouvez vous m'aider à comprendre ce code

Bien sure quand c'est demandé gentillement.

mais j'ai pas bien saisi les différentes parties du code

On ne pas apprendre pour toi, mais on peut expliquer des trucs.
Qu'est ce que tu n'as pas compris?

[titiri]

Bonsoir,

Donc il y a un compteur 26 bits sur clkin qui s'incrémente à chaque cycle d'horloge. Puis, une aberration, à savoir utiliser un bit de ce compteur comme nouvelle horloge pour incrémenter un autre compteur 8 bits.
L'aberration, en 2 mots :

• crée une nouvelle horloge, et donc utilise un réseau local/global du FPGA (si c'est bien la cible technologique). Ce type de ressource est en quantité très réduite par rapport à un "fil" classique
• la logique générée sur cette nouvelle horloge ne peut plus "revenir" trivialement sur clkin

Autant implémenter directement un compteur 26+8=34 bits et piloter la sortie s de la façon suivante:

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

s <= clk_div(33 downto 26);

Cdlt