Bonjour à tous,
Je voudrais effectuer une addition avec VHDL mais lors de la simulation le résultat de incr reste inchangé. svp quelqu'un pourrait m'aider et merci d'avance, voici le code:
Code : Sélectionner tout - Visualiser dans une fenêtre à part
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24 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity Timer is port ( clk: IN std_logic; E: OUT INTEGER ); end entity Timer; architecture archTimer of Timer is signal incr : INTEGER ; begin P1:process(clk) begin if(clk'event and clk='1') then incr <= incr + 1; end if; end process P1; E <= incr; end archTimer;
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