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VHDL Discussion :

Inverser l'ordre des bits d'un signal


Sujet :

VHDL

  1. #1
    Membre du Club
    Inverser l'ordre des bits d'un signal
    Bonjour,
    je voudrais inverser l'ordre des bits d'un signal, j'ai écrit ça :
    Code :Sélectionner tout -Visualiser dans une fenêtre à part
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    library ieee;
    use ieee.std_logic_1164.all;
    use ieee.std_logic_arith.all;
     
    entity permut is
    port(
    	i :		in  std_logic_vector(7 downto 0);
    	o :		out std_logic_vector(7 downto 0));
    end permut;
     
    architecture behav of permut is
    begin
    	o <= i(0 to 7);
    end behav;

    Mais Modelsim ne veut pas compiler, il dit : Slice range direction (to) does not match slice prefix direction (downto).
    Comment je dois écrire ça ?
    Merci.

  2. #2
    Membre régulier
    L'erreur de compilation de ModelSim est normale puisque le vecteur "i" est orienté dans le sens descendant. On ne peut donc pas en extraire une plage orientée dans le sens ascendant.

    Vous pouvez faire un process "combinatoire" :
    Code :Sélectionner tout -Visualiser dans une fenêtre à part
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    process(i)
    begin
    for x=0 to 7 loop
         o(x) <= i(7-x);
    end loop;
    end process;


    Ce qui est équivalent à ceci, avec la lourdeur en moins :
    Code :Sélectionner tout -Visualiser dans une fenêtre à part
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        o(0) <= i(7);
        o(1) <= i(6);
        ...
        o(7) <= i(0);


    Vous pouvez aussi définir une "function" dans un package (par exemple SwapBits) qui effectue la même chose de manière générique (0 et 7 sont obtenus par les attributs left/right ou high/low suivant vos besoins)
    Cdlt