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VHDL Discussion :

Dépassement lors d'une soustraction


Sujet :

VHDL

  1. #1
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    Par défaut Dépassement lors d'une soustraction
    Bonjour,
    j'ai deux nombres entiers non signés sur 4 bits (0<=a,b<=15), je veux avoir a-b sur 4 bits en signé (-8<=s<=7 alors que -15<=a-b<=15) en utilisant des additionneurs classiques avec l'identité a-b=a+not(b)+1.
    Comment je peux faire pour détecter facilement un dépassement ?
    Merci.

  2. #2
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    Par défaut
    Bonsoir,

    Il vaut mieux faire l'opération sans considérer les intervalles de a et b, et ensuite vérifier que le résultat appartient bien à l'intervalle attendu. Si tel n'est pas le cas, alors il y a dépassement.

    Cdlt

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