Discussion :

[Invité]

Bonjour à tous,

D'après ce que j'ai vu sur le fonctionnement de la RAM], on accède à chaque bit via deux adresses (une rangée et une colonne) :

Je me demande s'il est possible d'utiliser cet adressage en deux dimensions. Par exemple, la fonction C malloc() alloue de la mémoire de façon "linéaire" (on ne peut accéder aux éléments qu'avec un seul indice).

Si on pouvait faire ça je suis sûr que ça pourrait accélerer certains calculs quand on utilise des tableaux à deux dimensions. Mais à tous les coups cet adressage à deux dimensions est géré en interne par la barette de RAM et elle n'offre qu'une interface "linéaire" ... Qu'en pensez-vous ?

[sevyc64]

Tu as tout compris, cet adressage est la mécanique interne de la mémoire. De plus il peut être différent d'une barette à l'autre suivant le nombre et les référence des puces utilisée (en fait cet adressage est même interne à chaque puce)

Quand tu donne une adresse, une partie des bits de cette adresse identifie la colonne, l'autre partie identifie la ligne.

De plus, avec tous les mécanismes mis en œuvre, tant matériels que logiciel au niveau du système d'exploitation, l'adresse que tu peux donner, toi, au niveau de ton programme ne correspondant très certainement pas directement à l'adresse que va recevoir la puce qui contient la cellule adressée

[edfed]

aucun gain à attendre de cette methode.

la ram reste ce qu'elle est. un truc qui s'accede en disant adresse linéaire ==> collone/rangée, puis acces.

[Invité]

C'est dommage ça, mais bon au moins j'aurai pas de regrets avec mes matrices.

Merci pour vos réponses

[Ulrik18]

L'accès à la mémoire étant très lent, je ne pense pas que ça serait plus rapide si on décidait d'y accéder bit par bit. D'autant plus que la taille du bus mémoire fait beaucoup plus d'un bit. Ce serait un véritable gachi.

En plus il n'y a que les DRAM qui fonctionnent avec une matrice de cellules (adressables de façon internes en ligne/colonnes).
C'est pas pareil pour les mémoires caches (SRAM), qui elles sont construites à partir de portes logiques (bascules) organisés en lignes (mots). Ces mots (où lignes) sont repérés à partir des adresses par décodage logique et peuvent immédiatement être transmis sur le bus, sans adressage individuel des bits.

Donc s'il était possible d'accéder aux bits individuels des DRAM par adressage ligne/colonne, ce ne serait pas pareils pour les mémoires caches (qui précèdent les DRAM dans la recherche des mots mémoires) et çà compliquerait davantage la hiérarchie mémoire.