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  • Avatar de monnoliv
    15/12/2014, 22h10
    monnoliv a répondu à la discussion Retard synthétisable en VHDL dans VHDL
    SIGNAL t1,t2,t3,...,t15 : std_logic; PROCESS (MCLK_1_MEG) BEGINIF rising_edge(MCLK_1_MEG) THEN t1 <= SIGIN; t2 <= t1; ... t15 <= t14; SIGOUT...
    1 réponses | 34 affichage(s)
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Informations de monnoliv

Informations de base

Date de naissance
08 octobre
Informations de monnoliv
Sexe:
Homme
Pays:
Belgique
Activité:
Opticien-ébéniste: lunettes de WC

Signature


IoT CC3200, ESP8266
8051, ARM Cortex-M (forever)/Cortex A (TI, Silabs, NXP), FPGA, Bare Metal Raspberry-PI programming
VHDL-ALTERA-XILINX

Statistiques


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134
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Informations générales
Dernière activité
15/12/2014 22h25
Date d'inscription
23/08/2003
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