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Houlala, que d'idioties !
Merci pour ce débogage de base, je manque apparemment d’expérience en VHDL.

Désolé de continuer avec mes ennuis mais j'ai de nouveau un problème : je voudrais déclarer un signal mais Modelsim me dit que le type pose problème :** Error: D:/work/FFT/cellule/src/butt.vhd(15):...

Bon ben merci pour le signalement du ".all" manquant. Erreur d'étourderie !
Merci aussi pour le +-1, c'est vrai que c'est nettement plus lisible et plus facile à écrire.

Bon, j'ai toujours un problème. Mon code :

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std;

entity butt is
generic(
x_size : integer := 16);
port(

Eh ben, tout ça n'est pas fait pour nous aider !
En tous cas, merci pour cette explication très claire.

Bonjour,
je voudrais faire des opérations arithmétiques simples en VHDL. Mon code est le suivant :

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use...