Discussion :

[rizaldo1]

Salut,

J'ai un design vhdl qui instancie un sous module en verilog.
Ce sous module a un parameter "titi".

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

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module toto (in1, in2, out1)
parameter titi =2;
input in1;
inputi n2;
output out1; ...

Je n'arrive pas a assigner ce parameter depuis mon design vhdl lorsque j'instancie le module verilog.

Je sais qu'il est possible de le faire si tout mon design etait en verilog.

Quelqu'un a une idee?

BR,
Rizaldo1