Correcteur PID VHDL

**cedd70** · 19/05/2015, 10h41

Bonjour,

Ci-joint le code VHDL d'un correcteur PID en VHDL.
Il est plus ou moins fonctionnelle, je suis ouvert à tout critique afin de l'améliorer.

Code VHDL :

Sélectionner tout - Visualiser dans une fenêtre à part

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--######################################
--#	Correcteur PID	V.2.0					     #
--######################################
library ieee;
	use ieee.std_logic_1164.all;
	use ieee.numeric_std.all;
	use IEEE.std_logic_signed.all;
 
entity PID is
 
	generic
	(
		Kp 			: integer range 0 to 32767:=1;
		Ki 			: integer range 0 to 32767:=1;
		Kd			: integer range 0 to 32767:=1
	);
	port 
	(
		horloge_50Mhz,
		reset			: in std_logic;
		erreur	   		: in std_logic_vector(31 downto 0 );	-- consigne - erreure => comprise entre -32768 to 32767
		consigne_fin		: out std_logic:='0';			-- si consigne atteinte passe à 1
		commande_position 	: out std_logic_vector(31 downto 0 )	-- consigne position comprise entre -32768 to 32767
	);
 
end entity;
 
architecture arch_PID of PID is
	constant	precision		: integer :=4;
 
	constant	ecretage_seuille	: integer := 500;		--7000 commande max possible ( sécuritée)
	constant	valeur_saturation	: integer := 500; 		--6999 si commande max atteinte => valeur max de commande
 
 
	signal   	commande		: integer range -2147483647 to 2147483647:=0;
	signal		commande_distance	: integer range -2147483647 to 2147483647:=0;
	signal 	ecart				: integer range -2147483647 to 2147483647:=0;
	signal 	Sclk_temp_2		        : std_logic:='1';
 
	signal 	cpt 			        : integer range -2147483647 to 2147483647:=0;
	signal 	cpt_int 		        : integer range -2147483647 to 2147483647:=0;
	signal 	ecart_precedent 	        : integer range -2147483647 to 2147483647:=0;
 
	begin
 
	calcul : process(Sclk_temp_2,reset)
		begin
			if rising_edge(Sclk_temp_2) then
				if reset = '0' then
					commande <= 0;
				else
					commande	<= (( (ecart * Kp) + (cpt_int * Ki)+ ((ecart - ecart_precedent) * Kd) ))/4;	--loi de commande PID
				end if;
			end if;
	end process;
 
	integrateur :	process(Sclk_temp_2)
		begin
			if rising_edge(Sclk_temp_2) then
				if(ecart < precision and ecart > - precision) then
					cpt <= 0;
				else
					--cpt	<=  cpt + ecart;
					cpt_int	<=  cpt_int + ecart;
				end if;
			end if;
	end process;
 
	derivateur : process(Sclk_temp_2)
		begin
			if rising_edge(Sclk_temp_2) then
				ecart_precedent <= ecart;
			end if;
	end process;
 
--	limiteur_int : process(cpt)
--		variable cpt_temp : integer;
--		begin
--			cpt_temp := cpt;
--		
--			if cpt > 500 then
--				cpt_temp := 500;
--			end if;
--			if cpt < -500 then
--				cpt_temp := -500;
--			end if;
--			cpt_int <= cpt_temp;
--		end process;
 
 
 
	commande_1 : process(Sclk_temp_2)
		variable	tempo	: integer range 0 to 30000000:=0;
		begin
		if rising_edge(Sclk_temp_2) then
				---- Consigne atteinte ----
			if ecart < precision and ecart > - precision then 
				if tempo > 20000000 then
					commande_distance 	<= 0;
					consigne_fin			<= '1';
				else
					tempo	:= tempo + 1 ;
				end if;
			--	Ecretage +	----
			elsif (commande)	> ecretage_seuille  then
				commande_distance		<= valeur_saturation;
				consigne_fin			<= '0';
				tempo						:= 0 ;
			--	Ecretage -	----
			elsif (commande) < -ecretage_seuille then
				commande_distance		<=- valeur_saturation;
				consigne_fin			<= '0';
				tempo						:= 0 ;			
			--	Regulation	 ----
			else
				commande_distance		<= commande ;
				consigne_fin			<= '0';
				tempo						:= 0 ;
			end if;	
		end if;	
	end process;
 
 
	horloge_2 : process(horloge_50Mhz)	-- compteur pour l'integrateur et le derivateur
		variable cpt_2 : natural range 0 to 400000; --30
		begin
		if rising_edge(horloge_50Mhz) then
			cpt_2 := cpt_2 +1;
			if (cpt_2=0)then
				Sclk_temp_2<=not(Sclk_temp_2);
			end if;
		end if;
	end process horloge_2;
 
	ecart				<= 	to_integer(signed(erreur));
	commande_position		<=  	std_logic_vector(to_signed(commande_distance ,commande_position'length));
end arch_PID;

**sgievounet** · 22/05/2015, 00h18

Salut

T'as essayé de placer router?

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

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commande	<= (( (ecart * Kp) + (cpt_int * Ki)+ ((ecart - ecart_precedent) * Kd) ))/4;	--loi de commande PID

A 50MHz, je dirais qu'il va avoir du mal à boucler cette opération

**cedd70** · 25/05/2015, 14h39

Ca marche et il compile,

Mon correcteur est implémenté dans une grosse structure d'asservissement pour contrôler la trajectoire de deux roues ( doubles asservissements en trajectoires et vitesses ) , mais j'ai des choses bizarre qui apparaisse parfois. Pour ça que je pose monde code si il peut être amélioré.

**mith06** · 28/05/2015, 12h34

Bonjour,

Ça marche c'est bien!!!bravo!!

Maintenant cela ne respecte pas tout à fait les règles de l'art...

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

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horloge_2 : process(horloge_50Mhz)    -- compteur pour l'integrateur et le derivateur
        variable cpt_2 : natural range 0 to 400000; --30
        begin
        if rising_edge(horloge_50Mhz) then
            cpt_2 := cpt_2 +1;
            if (cpt_2=0)then
                Sclk_temp_2<=not(Sclk_temp_2);
            end if;
        end if;
    end process horloge_2
commande_1 : process(Sclk_temp_2)

Tu génère une signal de donnée (même pas carré) que tu utilise comme horloge...
A ne pas faire en générale.Tu as de la chance que ça marche, tu dois être bas en fréquence non?

Pour diviser une horloge il faut utiliser des primitives du FPGA: PLL,MCMM, BUFR (Xilinx)
sinon
Oriente ton code (des if bien placés) pour que l'outil synthétise des Clock Enale.

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

commande	<= (( (ecart * Kp) + (cpt_int * Ki)+ ((ecart - ecart_precedent) * Kd) ))/4;	--loi de commande PID

Comme l'a fait remarqué sgievounet ca doit être chaud au placement routage...encore une fois tu dois vraiment être bas en fréquence.
Il faut "pipeliner" le code.

Ensuite ecart,cpt_int sont sur 32 bits Kp,Ki,Kd sont sur 16 bits, je ne connais pas de FPGA avec des multiplieurs 32*16...,les plus gros font 18*25...

@+

**cedd70** · 01/06/2015, 08h59

Merci de cette réponse constructive, je vais améliorer mon code en prenant en compte c'est remarques.

Correcteur PID VHDL

VHDL

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