Discussion :

[isamel85]

Bonjour,
Je veux savoir comment créer un retard de 16 microsecondes synthétisable en VHDL de la sortie synchronisé sur une horloge de 1 MHz (1 microseconde):
On peut le créer par un process sensible à l'horloge 1 MHz et aussi utilisé "wait for 16 us". Le problème qu'il n'est pas synthétisable mais il marche au niveau de simulation.
exemple:

Code :

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entity retard is
    Port ( Entree : in  STD_LOGIC_VECTOR (19 downto 0);
           Horloge_1MHz : in  STD_LOGIC;
 
           Sortie : out  STD_LOGIC_VECTOR (3 downto 0));
end retard;
 
architecture Behavioral of retard is
 
Process(Horloge_1MHz)
begin
if rising_edge (Horloge_1MHz) then
Sortie <= Entree(3 downto 0);
wait for 16us;
Sortie <= Entree(7 downto 4);
wait for 16us;
Sortie <= Entree(11 downto 8);
wait for 16us;
Sortie <= Entree(15 downto 12);
wait for 16us;
Sortie <= Entree(19 downto 16);
wait for 16us;
 
end if;
end Process;
 
end Behavioral;

Donc comment créer cette temporisation pour avoir un code synthetisable sachant que 1us (période d'horloge 1 MHz) x 16 = 16us
Et merci d'avance.

Isamel

[monnoliv]

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

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SIGNAL t1,t2,t3,...,t15	: std_logic;
 
PROCESS (MCLK_1_MEG)
BEGIN<div style="margin-left:40px">IF rising_edge(MCLK_1_MEG) THEN
<div style="margin-left:40px">t1 <= SIGIN;
t2 <= t1;
...
t15 <= t14;
SIGOUT <= t15;</div>END IF;</div>END PROCESS;

[simbilou]

Outre la technique du registre à décalage que monnoliv donne (quoiqu’on puisse l’écrire de manière bien plus élégante), on peut aussi tout
simplement compter 16 coups d’horloges (ce qui nécessite moins de bascules d’ailleurs).