Discussion :

[Sasuke1234]

Bonjour j'ai quelque soucis à tester un simple multiplicateur. Je le simule avec cadence, j'ai créé mon vode en VHDL et son test banch mais je ne comprend pas pourquoi j'ai rien en sortie:
mon code VHDL

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

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library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
 
entity MultAcc is
   port ( 
          clk : in std_logic;
          reset : in std_logic;
      X1: in signed(7 downto 0);
      X2: in signed(7 downto 0);
          Y : out signed (18 downto 0));
end MultAcc;
 
architecture behav of MultAcc is
signal SumPrec :     signed (18 downto 0);
signal Result:        signed (18 downto 0);
signal MultOut:        signed (15 downto 0);
 
  begin
 
  compte : process(clk,reset)
 
    begin
            if clk ='1' and clk'event  then 
                    if reset = '1' then
                            Y <= "0";
                          else
            Y <= X1*X2;
            end if;
                   end if; 
 
          end process;
 
 
end behav;

mon test banch:

Code :

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library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
entity tb_MultAcc is
end tb_MultAcc;
 
 
 
 
architecture test_MultAcc of tb_MultAcc is
  component MultAcc
      port(
          clk : in std_logic;
          reset : in std_logic;
      X1: in signed(7 downto 0);
      X2: in signed(7 downto 0);
          Y : out signed (18 downto 0));
   end component;
 
signal clk : std_logic := '0';
signal reset: std_logic;
signal X1 : signed(7 downto 0);
signal X2 : signed(7 downto 0);
signal Y : signed(18 downto 0);
signal MultOut : signed(15 downto 0);
 
begin
    the_MultAcc: MultAcc port map (clk,reset,X1, X2,Y);
    selp: process
          begin
           clk <= '0';
            wait for 200 ns;
           clk <= '1';
            wait for 200 ns;
         end process;
 
 
 
    donnees: process
    begin
    reset <= '1';
        wait for 1250 ns;
        reset <= '0';
 
               wait for 2000 ns;
                   X1 <= "00000010";
        X2 <= "00000100";
        wait;
 
             end process;
end test_MultAcc;
 
configuration cfg_test_MultAcc of tb_MultAcc is
 for test_MultAcc
   for the_MultAcc : MultAcc
   end for;
  end for;
end cfg_test_MultAcc;

je ne comprend pas trop mon soucis, j'essaye juste de faire Y=X1*X2, voyez vous des erreurs dans mon code?


Merci de votre aide

[cedd70]

Essaye ça mais je te promet rien

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library ieee;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;
use IEEE.std_logic_signed.all;
 
entity MultAcc is
   port ( 
	clk : in std_logic;
	reset : in std_logic;
	X1: in std_logic_vector(7 downto 0);
	X2: in std_logic_vector(7 downto 0);
	Y : out std_logic_vector (15 downto 0)
	);
end MultAcc;
 
architecture behav of MultAcc is
signal result: std_logic_vector (15 downto 0)
 
  begin
 
  compte : process(clk,reset)     
    begin
	if (rising_edge(clk) then 
		if (reset = '1') then
			result <= X"00";
		else
			result <= to_integer(signed(X1))*to_integer(signed(X2));
		end if;
	end if; 
     end process;
 
Y <=std_logic_vector(to_signed(result,16));
end behav;