Discussion :

[sebgimi]

Salut a tous!

Je suis en train de coder un CNA en vhdl et j'ai un probleme lorsque je simule: j'ai un retard sur ma sortie analogique alors que j'en veux pas...

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

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library IEEE;
use IEEE.std_logic_1164.all;
use ieee.numeric_std.all;
 
entity dac is
 
	generic (data_width : integer;
		 SDI_width  : integer;
		 REF        : real);
 
	port(	SDI   : in  std_logic_vector (SDI_width - 1 downto 0);
		SDO   : out std_logic_vector(SDI_width - 1 downto 0);
		SCK   : in  std_logic;
		CLR   : in  std_logic;  -- low level active
		CS_LD : in  std_logic;   -- '0': CS / '1': LD
		LDAC  : in  std_logic;  -- low level active
		Vout  : out real
	    );
 
end dac;
 
architecture archi of dac is	
 
signal data      : std_logic_vector(11 downto 0);
signal data_real : real;
 
begin
 
	data <= SDI(15) & SDI(14) & SDI(13) & SDI(12) & SDI(11) & SDI(10) &
		SDI(9) & SDI(8) & SDI(7) & SDI(6) & SDI(5) & SDI(4);		
 
	P1: process(SCK)
	begin
 
		data_real <= (real(to_integer(signed(data))));
 
		if (CLR = '0' or CS_LD = '0') then
 
			Vout <= 0.0;
 
		elsif (SCK'event and SCK = '1') then
 
			Vout <= data_real/(2.0**data_width) * REF;
 
		end if;
 
	end process;
 
 
end archi;

Lorsque je simule ce code je remarque un retard de 5 ns sur le signal data_real et de 15 ns sur le signal Vout. Pouvez-vous me dire d'ou ca peut venir et s'il y a moyen de regler cela?

Ps: le code n'est pas fini donc c'est normal si tous les ports ne sont pas utilises dans mon code.

Merci pour vos reponses

[Patibulaire75]

Bonjour, il est possible, si c'est un vrai problème de timing (ce qui semble être le cas car tu es à la nanoseconde) que la liste de sensibilité de ton process soit incomplet. Sinon, essaye de mettre des contraintes de placement de l'implémentation logique de quartus.

[sgievounet]

Le premier poste de l'auteur du message date d'il y a deux ans.
Cette reponse pourrait aider d'autres personnes.

Avant tout, il faut savoir que dans un logiciel de simulation, comme modelsim/questasim par exemple, il y a une résolution minimale de mise à jour du calcul. Par défaut, elle est à 1 ps (pico-seconde). Si elle est modifiée, 5ns par exemple, on verra au minimum le chronogramme évoluer toute les 5ns, quelque soit l'horloge. C'est le paramètre Resolution du fichier modelsim.ini qui le fixe.

Dans son code, il a mis l'affectation de data_real dans un process, mais hors rising_edge ou clk'event... Je ne sais pas trop ce que ça donne.

L'affectation du Vout est clocké par le:

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

elsif (SCK'event and SCK = '1') then

Donc il prend un coup d'horloge sur sa sortie, qui dépend de la période de SCK. Si la résolution de son simulateur est de 5ns, et que SCK est à 100MHz (10 ns), le 15 ns peuvent provenir de là.

Je ne suis pas trop sur des 5 ns, pour le signal data_real mis dans le process, mais non clocké.