signal à decalage en vhdl
salut tous le monde
dans le cadre d'un TP de vhdl je doit faire la description et la simulation(testbench) d'un circuit qui fait le décalage à un signal d'entrée.
voilà les données du tp:
y(n)=x(n-d) //------x(n) c'est le signal d'entrée
Fe=8khz et d=200 (donc retard=d*Te=200/8000=25ms)
x(n) est sur 16 bits.
d est aussi sur 16 bits.
y(n) est sur 16 bits.
j'ai vraiment bloqué . j'ai posté dans le forum parce que j'ai pas trouver de sujet qui parle de ce problème dans le net.
merci de m’éclairer comment procéder .(même des petites indications sont les bien venues) .et merci.
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