Discussion :

[sebgimi]

Bonjour a tous,

Je suis en train de modeliser un ADC en VHDL (LTC2255) et dans sa doc il est dit que la valeur des donnes en sortie est disponible 5 cycles d'horloge apres la valeur analogique echantillonnee. A cela s'ajoute aussi un temps de propagation, ce qui donne en clair:

data_out <= V_in after 5*Tclk+Tp

Avec Tclk =8ns et Tp= 5.4ns cela me donne un delai de 45.4ns. La simulation du composant (sans delai) donnait des resultats bons mais lorsque j'ai rajoute ce fameux delai je ne pouvais plus lire les donnees de sortie. En baissant ce delai a une valeur plus petite genre 10ns ca fonctionne de nouveau...

Pouvez-vous me dire d'ou ca peut venir? Et si il y a une autre methode pour rajouter un retard sur une sortie avec des resultats efficaces je suis preneur.

Merci

[mith06]

Il faut faire ca dans un process qui sera synchrone a l'horloge.

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

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9
 
process(CLK)
begin
  if(rising_edge(clk))
      if(count = 4)then
       data_out <= sampled_value after TP;
      end if;
  end if;
end process;

[titiri]

En fait, votre équation contient implicitement le mot "inertial" et sa version "complète" est :

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

data_out <= inertial V_in after 5*Tclk+Tp

Ici, il y a effectivement une ligne à retard de "5*Tclk+Tp" mais aussi un filtre passe-bas : toute transition dont la durée est inférieure à cette valeur sera ignorée; ce qui semble être votre cas...

Pour éliminer ce filtre passe-bas, il suffit d'ajouter le mot "transport", comme suit :

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

data_out <= transport V_in after 5*Tclk+Tp

Petit exemple (avec évidemment la petite impulsion basse durant moins de 5 ns) :

Code :

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2
b1 <= inertial  a after 5 ns;
b2 <= transport a after 5 ns;

[sebgimi]

Bonjour a vous,

J'ai essaye la methode de titiri et ca marche nickel! Merci pour vos deux reponses!