Discussion :

[khouloud.]

Bonjour à tous,
Je voudrais effectuer une addition avec VHDL mais lors de la simulation le résultat de incr reste inchangé. svp quelqu'un pourrait m'aider et merci d'avance, voici le code:

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all; 
use ieee.std_logic_unsigned.all;
entity Timer is
  port (	  
    clk: IN std_logic;
    E: OUT INTEGER  
	);
end entity Timer;
 
architecture archTimer of Timer is
  signal incr : INTEGER ;
begin 
 
  P1:process(clk)
  begin
    if(clk'event and clk='1') then
        incr <= incr + 1;
 
    end if;
  end process P1;
  E <= incr;
end archTimer;

[titiri]

Bonjour,

Le signal 'incr' est de type 'integer', pas vraiment recommandé en synthèse. En effet, un integer sera représenté physiquement par un std_logic_vector de 32 bits, donc autant utiliser tout de suite le type std_logic_vector et avec la bonne taille (par exemple std_logic_vector(7 downto 0)).

De plus, le signal 'incr' n'est pas initialisé (par exemple par un reset).

Enfin, je vous déconseille les bibliothèques std_logic_arith et std_logic_unsigned. Utilisez plutôt la numeric_std.

Cordialement,

Code :

Sélectionner tout - Visualiser dans une fenêtre à part

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
 
library ieee;
use     ieee.std_logic_1164.all;
use     ieee.numeric_std.all;
 
entity Timer is port 
	( clk : in  std_logic
	; rst : in  std_logic
	; e   : out std_logic_vector(7 downto 0)
	);
end entity Timer;
 
architecture rtl of Timer is
	signal incr : std_logic_vector(7 downto 0);
begin
 
P1:process(rst,clk)
begin
if rst='1' then
	incr <= (others=>'0');
elsif rising_edge(clk) then
	incr <= std_logic_vector(unsigned(incr) + 1);
end if;
end process P1;
 
E <= incr;
 
end architecture rtl;