Bonjour a tous j'ai besoin de vos conseils!
Je dois modéliser un composant en vhdl, le adg712. Son schéma interne est en pièce jointe au début de la datasheet. Mon problème c'est que je ne sais pas trop comment modéliser les switchs internes. J'avais pense a ecrire mon code comme ceci (juste pour un switch):
Code : Sélectionner tout - Visualiser dans une fenêtre à part
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18 entity adg712 is port(In1: in std_logic; S1: out std_logic; D1: out std_logic); end adg712; architecture archi of adg712 is signal out_gate: std_logic; begin out_gate <= not(In1); S1 <= out_gate when In1 = '1' else 'z'; D1 <= out_gate when In1 = '1' else 'z'; end archi;
Voila j'ai encore rien teste ou simule donc je n'ai aucune idée du fonctionnement de ce code. Bon vu mon niveau en vhdl ne soyez pas surpris si vous trouvez des énormités...
Merci d'avance!
(toujours sur qwerty donc toujours pas d'accent désolé)
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